JP7186741B2 - データ送出装置 - Google Patents

Description

本発明の実施形態は、データ送出装置に関する。

従来、非同期のシリアルインターフェースでは、マスターから送信データを要求するリクエスト信号及びクロック信号がスレーブに入力されることで、スレーブはマスターに送信データを出力する。マスターからスレーブに入力されるクロック信号（外部クロック）は、スレーブ内で生成されたクロック信号（内部クロック）とは非同期でかつデータ転送中以外は発振が停止している。

スレーブであるデータ送出装置では、所定のビット幅のデータをＦＩＦＯ(First-In First-Out)に書き込んだ後、シフトレジスタに転送し、シフトレジスタが１ビットずつデータを出力する。マスターからの送信データの要求に対してＦＩＦＯへのデータの供給が遅れている場合、すなわち、ＦＩＦＯにデータが保持されていない場合、アンダーフローエラーとなる。スレーブは、アンダーフローエラーが発生した場合、アンダーフローエラーが発生したことをマスターに通知する必要があるため、正確に検出する必要がある。

アンダーフローエラーの検出は、内部クロックに基づいて実行される。このため、スレーブにおいて、内部クロックと外部クロックとが非同期の場合、アンダーフローエラーの判定結果を内部クロックから外部クロックに同期するようにクロック乗せ換え処理を施していた。クロック乗せ換え処理を施している間に時間が経過するため、送信データを出力する前にアンダーフローエラーを正確に検出・通知することができなかった。

特開平６－６９９１３号公報

実施形態は、アンダーフローエラーを正確に検出することができるデータ送出装置を提供することを目的とする。

実施形態のデータ送出装置は、バッファと、第１の判定回路と、第１のフリップフロップと、第２のフリップフロップと、第２の判定回路とを有する。バッファは、第１のクロック信号に同期し、所定のビット幅の入力データを保持する。第１の判定回路は、バッファに入力データが保持されているか否かを判定する。第１のフリップフロップは、第１の判定回路の出力を入力とし、第１のクロック信号とは非同期の第２のクロック信号の立ち上がり又は立ち下がりのエッジで動作する。第２のフリップフロップは、第１のフリップフロップの出力を入力とし、第２のクロック信号の立ち上がり又は立ち下がりの他方のエッジで動作する。第２の判定回路は、第２のクロック信号に同期するリクエスト信号と第２のフリップフロップの出力とに基づいてエラーを判定する。

一実施形態のデータ送出装置を備える通信システムの構成を示すブロック図である。 第１のＭＣＵのシリアル通信回路の構成を示すブロック図である。 送信データにアンダーフローエラーの判定結果を付加した際の送信データの一例を示す図である。 アンダーフローエラーの判定時の動作について説明するためのタイミング図である。 アンダーフローエラーの判定時の動作について説明するためのタイミング図である。

以下、図面を参照して実施形態について詳細に説明する。
図１は、一実施形態のデータ送出装置を備える通信システムの構成を示すブロック図である。
図１に示すように、通信システム１は、第１のマイクロコントロールユニット１０と、第２のマイクロコントロールユニット２０とを有して構成されている。なお、以下の説明では、第１のマイクロコントロールユニット１０及び第２のマイクロコントロールユニット２０をそれぞれ第１のＭＣＵ１０及び第２のＭＣＵ２０と呼ぶ。

第１のＭＣＵ１０は、クロック生成回路１１と、シリアル通信回路１２と、制御部１３とを有して構成されている。クロック生成回路１１は、所定の周波数の第１のクロック信号を生成し、シリアル通信回路１２、制御部１３及び第１のＭＣＵ１０内の各回路部に供給する。シリアル通信回路１２、制御部１３及び第１のＭＣＵ１０の各回路部は、クロック生成回路１１により生成された第１のクロック信号に基づいて動作する。

また、第２のＭＣＵ２０は、クロック生成回路２１と、シリアル通信回路２２と、制御部２３とを有して構成されている。クロック生成回路２１は、第１のクロック信号とは非同期の第２のクロック信号を生成し、シリアル通信回路２２、制御部２３及び第２のＭＣＵ２０内の各回路部に供給する。シリアル通信回路２２、制御部２３及び第２のＭＣＵ２０の各回路部は、クロック生成回路２１により生成された第２のクロック信号に基づいて動作する。

マスターである第２のＭＣＵ２０は、スレーブである第１のＭＣＵ１０にデータの転送を要求し、第１のＭＣＵ１０から送信データを受信する。具体的には、第２のＭＣＵ２０は、データの転送を要求するリクエスト信号と第２のクロック信号とを第１のＭＣＵ１０に送信する。リクエスト信号及び第２のクロック信号は、シリアル通信回路２２からシリアル通信回路１２に送信される。

データ送出装置を構成するシリアル通信回路１２は、リクエスト信号及び第２のクロック信号が入力されると、送信データを第２のＭＣＵ２０のシリアル通信回路２２に送信する。また、シリアル通信回路１２は、後述するアンダーフローエラーの判定結果を割り込み信号として第２のＭＣＵ２０のシリアル通信回路２２に送信する。

図２は、第１のＭＣＵのシリアル通信回路の構成を示すブロック図である。
シリアル通信回路１２は、ＦＩＦＯ３１と、第１の判定回路３２と、第１のフリップフロップ３３と、第２のフリップフロップ３４と、インバータ３５と、第２の判定回路３６と、シフトレジスタ３７と、出力回路３８とを有して構成されている。

ＦＩＦＯ３１及び第１の判定回路３２は、クロック生成回路１１で生成される第１のクロック信号（内部クロック）により動作する第１のクロックドメイン部４１を構成する。

一方、第２の判定回路３６、シフトレジスタ３７、出力回路３８は、第２のＭＣＵ２０のシリアル通信回路２２から入力される第２のクロック信号（外部クロック）により動作する第２のクロックドメイン部４２を構成する。

また、第１のフリップフロップ３３、第２のフリップフロップ３４、インバータ３５は、非同期通信部４３を構成する。非同期通信部４３は、第１の判定回路３２の出力（判定結果）を第１のクロック信号（内部クロック）から第２のクロック信号（外部クロック）に乗せ換えるクロック乗せ換え処理を行う。

ＦＩＦＯ３１には、第２のクロック信号に同期する所定のビット幅、例えばＮビット幅の入力データが入力される。ＦＩＦＯ３１は、先入れ先出しのバッファであり、Ｎビット幅の入力データを最大でＭ段保持し、先入れ先出し方式によりＮビット幅のデータをシフトレジスタ３７に出力する。

シフトレジスタ３７は、１ビット幅でＮビット長のデータを保持するレジスタである。シフトレジスタ３７は、ＦＩＦＯ３１からのＮビット幅のデータを入力とし、第１のクロック信号とは非同期の第２のクロック信号に応じて１ビットずつデータを出力回路３８に出力する。

出力回路３８には、第２のクロック信号及びリクエスト信号が入力される。出力回路３８は、リクエスト信号に応じてシフトレジスタ３７から出力されたデータを第２のクロックに同期して１ビットずつ送信データとして出力する。

第１の判定回路３２は、ＦＩＦＯ３１にデータが保持されているか否か、すなわち、ＦＩＦＯ３１が空か否かを検出することで、アンダーフローが発生しているか否かを判定する。第１の判定回路３２は、ＦＩＦＯ３１にデータが保持されている場合、アンダーフローが発生していないと判定し、ＦＩＦＯ３１にデータが保持されていない場合、アンダーフローが発生していると判定する。

本明細書において、アンダーフローとは、ＦＩＦＯ３１またはシフトレジスタ３７に保持されているデータ量が、送信データとして要求されるデータ量に満たない状態のことである。つまり、アンダーフローとは、ＦＩＦＯ３１またはシフトレジスタ３７に保持されているデータ量がｎビット未満の状態である。また、アンダーフローエラーとは、アンダーフローを原因として、空のデータや不完全なデータが送信される等のエラーを指す。 なお、第１の判定回路３２は、ＦＩＦＯ３１に保持されているデータ量が所定値以下か否かに基づいて、アンダーフローが発生しているか否かを判定してもよい。第１の判定回路３２は、アンダーフローの判定結果を第１のフリップフロップ３３に出力する。

第１のフリップフロップ３３には第２のクロック信号が入力され、第２のフリップフロップ３４には、インバータ３５により反転された第２のクロック信号が入力される。そのため、第１のフリップフロップ３３は、第２のクロック信号の立ち上がりエッジで動作する。一方、第２のフリップフロップ３４は、第２のクロック信号の立ち下がりエッジで動作する。

この結果、第１の判定回路３２のアンダーフローの判定結果は、第２のクロック信号の立ち上がりエッジで第１のフリップフロップ３３に取り込まれ、第２のフリップフロップ３４に出力される。そして、第１のフリップフロップ３３から出力されたアンダーフローの判定結果は、第２のクロック信号の立ち下がりエッジで第２のフリップフロップ３４に取り込まれ、第２の判定回路３６に出力される。

第２の判定回路３６は、リクエスト信号と第２のフリップフロップ３４の出力とに応じてアンダーフローエラーの判定結果を出力する。第２の判定回路３６は、例えば、リクエスト信号入力時に、第２のフリップフロップ３４の出力がアンダーフローの発生を示唆するものであれば、アンダーフローエラーが発生していると判定する。第２の判定回路３６は、アンダーフローエラーが発生している場合、アンダーフローエラーの判定結果を割り込み信号として第２のＭＣＵ２０のシリアル通信回路２２に出力する。第２の判定回路３６には、第２のクロック信号が入力されてもよい。

なお、図２の破線矢印で示すように、第２の判定回路３６のアンダーフローエラーの判定結果は出力回路３８に入力される構成であってもよい。出力回路３８は、第２の判定回路３６からアンダーフローエラーの判定結果が入力されると、出力データの末尾に判定結果を付加して出力する。

図３は、送信データにアンダーフローエラーの判定結果を付加した際の送信データの一例を示す図である。図３に示すように、出力回路３８は、第２の判定回路３６からアンダーフローエラーの判定結果が入力されると、４つの送信データＴＸ１～ＴＸ４のうち、最後の送信データＴＸ４の末尾に判定結果ＤＥを付加して出力する。なお、送信データＴＸ１～ＴＸ４はそれぞれ１ビットのデータであるが、これに限定されることなく、それぞれ２ビット以上のデータであってもよい。

次に、アンダーフローエラーの判定時の動作について説明する。図４は、アンダーフローエラーの判定時の動作について説明するためのタイミング図である。なお、図４の例は、アンダーフローエラーが発生する直前でＦＩＦＯ３１にデータが入力され、アンダーフローが解消した場合を示している。第１の判定回路３２は、ＦＩＦＯ３１にデータが保持されておらず、アンダーフローが発生していると判定した場合、Ｌレベルの信号を出力する。第１の判定回路３２は、ＦＩＦＯ３１にデータが保持されており、アンダーフローが発生していないと判定した場合、Ｈレベルの信号を出力する。すなわち、第２のクロック信号の立ち上がりエッジＥ１の直前に、第１の判定回路３２の出力がＬレベルからＨレベルに遷移している。

第１のＭＣＵ１０のシリアル通信回路１２には、第２のＭＣＵ２０のシリアル通信回路２２から第２のクロック信号及びリクエスト信号が入力される。シリアル通信回路２２は、リクエスト信号および送信データを出力中のみ発振するように第２のクロック信号を生成してシリアル通信回路１２に送信する。図４の例では、リクエスト信号の入力と、４つの送信データＴＸ１～ＴＸ４を出力するために、５つのクロックが第２のクロック信号として入力されている。

第１の判定回路３２は、ＦＩＦＯ３１にデータがあるか否かを判定し、アンダーフローの判定結果を第１のフリップフロップ３３に出力する。具体的には、第１の判定回路３２は、ＦＩＦＯ３１にデータが保持されておらず、アンダーフローが発生していると判定した場合、アンダーフローの判定結果としてＬレベルの信号を第１のフリップフロップ３３に出力する。一方、第１の判定回路３２は、ＦＩＦＯ３１にデータが保持されており、アンダーフローが発生していないと判定した場合、アンダーフローの判定結果としてＨレベルの信号を第１のフリップフロップ３３に出力する。

第１のフリップフロップ３３には、第２のクロック信号が入力されている。第１の判定回路３２から出力されたアンダーフローの判定結果は、第２のクロック信号の立ち上がりエッジＥ１で第１のフリップフロップ３３に取り込まれ、第２のフリップフロップ３４に出力される。具体的には、ＦＩＦＯ３１にデータが保持されておらず、アンダーフローが発生している場合、Ｌレベルの信号が第２のフリップフロップ３４に出力される。ＦＩＦＯ３１にデータが保持されており、アンダーフローが発生していない場合、Ｈレベルの信号が第２のフリップフロップ３４に出力される。

また、第２のクロック信号は、インバータ３５により反転されて第２のフリップフロップ３４に入力される。そのため、第２のフリップフロップ３４は、第２のクロック信号の立ち下がりエッジＥ２で第１のフリップフロップ３３の出力を取り込み、第２の判定回路３６に出力する。具体的には、ＦＩＦＯ３１にデータが保持されておらず、アンダーフローが発生している場合、Ｌレベルの信号が第２の判定回路３６に出力される。ＦＩＦＯ３１にデータが保持されており、アンダーフローが発生していない場合、Ｈレベルの信号が第２の判定回路３６に出力される。

なお、本実施形態では、第１のフリップフロップ３３が第２のクロック信号の立ち上がりエッジで動作し、第２のフリップフロップ３４が第２のクロック信号の立ち下がりエッジで動作するが、これに限定されることなく、第１のフリップフロップ３３が第２のクロック信号の立ち下がりエッジで動作し、第２のフリップフロップ３４が第２のクロック信号の立ち上がりエッジで動作してもよい。

第２の判定回路３６は、リクエスト信号と第２のフリップフロップ３４の出力とに基づいて、アンダーフローエラーの判定結果を出力する。すなわち、第２の判定回路３６は、リクエスト信号入力後、第２のクロック信号の最初の立ち上がりエッジＥ３の時点でアンダーフローエラーの判定結果を得ることができる。具体的には、第２の判定回路３６は、立ち上がりエッジＥ３の時点で、リクエスト信号がＨレベルであること、及び、第２のフリップフロップ３４の出力がＨレベルの信号であることを取り込むことで、アンダーフローエラーが発生していないと判定し、アンダーフローエラーの判定結果としてＨレベルの信号を出力する。第２のフリップフロップ３４からＨレベルの信号が出力されるとき、送信データＴＸ１～ＴＸ４は、通常の動作で送信される。

アンダーフローエラーが発生している場合、第２の判定回路３６は、立ち上がりエッジＥ３の時点で、リクエスト信号がＨレベルであること、及び、第２のフリップフロップ３４の出力がＬレベルの信号であることを取り込むことで、Ｌレベルの信号を出力する。この結果、出力回路３８が送信データＴＸ１～ＴＸ４を送信する前にアンダーフローエラーの判定結果を第２のＭＣＵ２０のシリアル通信回路２２に割り込み信号として出力することができる。また、第２の判定回路３６は、アンダーフローエラーの判定結果を割り込み信号として出力するために、送信データＴＸ１～ＴＸ４の送信タイミングを遅らせる必要がない。

また、第２の判定回路３６がアンダーフローエラーの判定結果を出力回路３８に出力する場合、出力回路３８は、第２のクロック信号の立ち上がりエッジＥ３の時点でアンダーフローエラーの判定結果を得ることができる。この結果、出力回路３８は、送信データの末尾にアンダーフローエラーの判定結果を付加して第２のＭＣＵ２０のシリアル通信回路２２に送信することができる。

第２のＭＣＵ２０では、アンダーフローエラーの判定結果からアンダーフローエラーが発生していることを認識した場合、送信データを破棄するとともに、第１のＭＣＵ２０にリクエスト信号及び第２のクロック信号を送信することで、データの送信を再度要求することができる。

第２のＭＣＵ２０は、データの送信を開始した直後にＦＩＦＯ３１にデータが追加された場合でも、アンダーフローエラーの発生を正確に検出できることを説明する。図５は、アンダーフローエラーの判定時の動作について説明するためのタイミング図である。なお、図５の例は、アンダーフローが発生した状態でシフトレジスタ３７がデータの出力を開始した直後に、ＦＩＦＯ３１に追加のデータが入力された場合を示している。すなわち、第２のクロック信号の立ち上がりエッジＥ３の直前に、第１の判定回路３２の出力がＬレベルからＨレベルに遷移している。

本実施形態によらずアンダーフローエラーを検出する場合、例えば、第１の判定回路が、リクエスト信号を受け取った（リクエスト信号の立ち上がり）時のアンダーフローの判定結果をアンダーフローエラーの判定結果として出力することができる。アンダーフローの検出は、第１のクロック信号に基づいて実行されるため、リクエスト信号を第１のクロック信号に同期するようにクロック乗せ換え処理、つまり２つのフリップフロップを通過させる必要がある。リクエスト信号が２つのフリップフロップを通過し第１の判定回路に入力されるまでに、つまりリクエスト信号が入力されてから２回目の第２のクリック信号の立ち上がりエッジ（Ｅ５）までに、シフトレジスタがｎビットに満たない不完全なデータを保持し、第１の判定回路３２の出力がＬレベルからＨレベルに遷移している。つまり、第１の判定回路にリクエスト信号が入力された時、アンダーフローエラーが発生しているにも関わらず、アンダーフローエラーが検出されないこととなる。

一方、本実施形態の第１の判定回路３２は、第１のクロック信号に基づいたタイミングで、アンダーフローエラーの判定結果を切り替える。第１のフリップフロップ３３は、シフトレジスタ３７がＦＩＦＯ３１からデータを取り込む前のタイミング（立ち上がりエッジＥ１）における、アンダーフローの判定結果を取り込む。アンダーフローの判定結果は、立ち下りエッジＥ２に基づいたタイミングで、第２のフリップフロップ３４に出力される。第２の判定回路３６は、最初の立ち上がりエッジＥ１のタイミングのアンダーフローの判定結果をもとに、アンダーフローエラーの判定を行う。このため、シフトレジスタ３７がデータの出力を開始した直後にＦＩＦＯ３１にデータが追加された場合でも、シフトレジスタ３７が出力を始める直前のＦＩＦＯ３１に保持されたデータをもとにして、アンダーフローエラーの発生を正確に検出できる。

なお、第２の判定回路３６は、第２のフリップフロップ３４の出力とリクエスト信号の論理和を出力するものとして説明したが、これに限定されない。例えば、第２の判定回路３６は、第２のフリップフロップ３４の出力を反転した信号とリクエスト信号の論理和を出力する回路であってもよい。つまり、第２の判定回路３６は、アンダーフローが発生した場合にＨレベルの信号を出力し、アンダーフローが発生していない時にＬレベルの信号を出力する回路であってもよい。また、例えば、第２の判定回路３６は、第２のクロック信号が入力され、立ち上がりエッジＥ３の時点の第２のフリップフロップ３４の出力とリクエスト信号の論理和を保持及び出力する回路であってもよい。

以上のように、データ送出装置を構成するシリアル通信回路１２は、第１のフリップフロップ３３において第２のクロック信号の立ち上がりエッジＥ１でアンダーフローの判定結果を取り込み、第２のフリップフロップ３４において第２のクロック信号の立ち下がりエッジＥ２でアンダーフローの判定結果を取り込む。そして、第２の判定回路３６は、リクエスト信号と第２のフリップフロップ３４の出力とに基づいて、アンダーフローエラーの判定結果を得ることができ、出力回路３８から送信データが送信される前に、アンダーフローエラーが発生しているか否かを判定することができる。この結果、本実施形態のデータ送出装置によれば、アンダーフローエラーを正確に検出することができる。

発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…通信システム、１０…第１のＭＣＵ、１１…クロック生成回路、１２…シリアル通信回路、１３…制御部、２０…第２のＭＣＵ、２１…クロック生成回路、２２…シリアル通信回路、２３…制御部、３１…ＦＩＦＯ、３２…第１の判定回路、３３…第１のフリップフロップ、３４…第２のフリップフロップ、３５…インバータ、３６…第２の判定回路、３７…シフトレジスタ、３８…出力回路。

Claims (8)

1. 第１のクロック信号に同期し、所定のビット幅の入力データを保持するバッファと、
   前記バッファに入力データが保持されているか否かを判定する第１の判定回路と、
   前記第１の判定回路の出力を入力とし、前記第１のクロック信号とは非同期の第２のクロック信号の立ち上がり又は立ち下がりのエッジで動作する第１のフリップフロップと、
   前記第１のフリップフロップの出力を入力とし、前記第２のクロック信号の前記立ち上がり又は立ち下がりの他方のエッジで動作する第２のフリップフロップと、
   前記第２のクロック信号に同期するリクエスト信号と前記第２のフリップフロップの出力とに基づいてエラーを判定する第２の判定回路と、
   を有するデータ送出装置。
2. 前記バッファから出力された前記所定のビット幅の入力データを保持し、前記第２のクロック信号に応じて前記入力データを出力するシフトレジスタと、
   前記リクエスト信号に応じて、前記シフトレジスタから出力された前記入力データを前記第２のクロック信号に同期して送信データとして出力する出力回路と、
   を有する請求項１に記載のデータ送出装置。
3. 前記出力回路は、前記送信データの末尾に前記エラーの判定結果を付加して出力する請求項２に記載のデータ送出装置。
4. 前記第２のクロック信号は、外部の装置から供給され、前記リクエスト信号が前記出力回路に入力中及び前記出力回路が送信データを出力中のみ発振する請求項２に記載のデータ送出装置。
5. 前記第１の判定回路は、前記バッファが保持するデータ量が所定のビット幅以上か否かに基づいて、前記バッファに入力データが保持されているか否かを判定する、請求項１から請求項４のいずれか１項に記載のデータ送出装置。
6. 前記バッファは、先入れ先出し方式のバッファであり、
   前記第１の判定回路は、入力データのうち未送信の入力データが前記バッファに保持されているか否かを判定する、請求項１から請求項４のいずれか１項に記載のデータ送出装置。
7. 前記エラーは、アンダーフローエラーである、請求項１から請求項６のいずれか１項に記載のデータ送出装置。
8. 第１のクロック信号に同期し、入力データを保持するバッファと、
   前記バッファに所定幅の入力データが保持されているか否かを判定する第１の判定回路と、
   前記第１の判定回路の出力を入力とし、前記第１のクロック信号とは非同期の第２のクロック信号の立ち上がり又は立ち下がりのエッジで動作する第１のフリップフロップと、
   前記第１のフリップフロップの出力を入力とし、前記第２のクロック信号の前記立ち上がり又は立ち下がりの他方のエッジで動作する第２のフリップフロップと、
   前記第２のクロック信号に同期するリクエスト信号が入力時の、前記第２のフリップフロップの出力に基づいた信号を出力する第２の判定回路と、
   を有するデータ送出装置。

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