JPH0669913A - クロック乗換回路 - Google Patents
クロック乗換回路Info
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- JPH0669913A JPH0669913A JP5035998A JP3599893A JPH0669913A JP H0669913 A JPH0669913 A JP H0669913A JP 5035998 A JP5035998 A JP 5035998A JP 3599893 A JP3599893 A JP 3599893A JP H0669913 A JPH0669913 A JP H0669913A
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- JP
- Japan
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- packet
- read
- write
- clock
- packet address
- Prior art date
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Abstract
(57)【要約】
【目的】 受信クロックに同期して入力する固定長パケ
ット構成の受信データを、受信クロックと位相の異なる
送信クロックに同期する送信データに変換するクロック
乗換回路に関し、有効パケット数を常に正しく計数し
て、データの書き込みおよび読み出しを正確に行うこと
を可能にすることを目的とする。 【構成】 メモリ容量監視手段４は、書込パケットアド
レスカウンタ２でカウントされた書込パケットアドレス
の数値と、読出パケットアドレスカウンタ３でカウント
された読出パケットアドレスの数値との差を、各パケッ
トアドレスが変化する度に求め、この差を有効パケット
数、即ちパケットメモリ１が保持するデータのうちの未
だ読み出されていないデータのパケット数、とする。ま
た、禁止信号出力手段４ａは、前記差が０であれば、パ
ケットメモリ１による送信データの読み出しを禁止する
読出禁止信号を出力し、一方、前記差が第２の所定数で
あれば、パケットメモリ１による受信データの書き込み
を禁止する書込禁止信号を出力する。
ット構成の受信データを、受信クロックと位相の異なる
送信クロックに同期する送信データに変換するクロック
乗換回路に関し、有効パケット数を常に正しく計数し
て、データの書き込みおよび読み出しを正確に行うこと
を可能にすることを目的とする。 【構成】 メモリ容量監視手段４は、書込パケットアド
レスカウンタ２でカウントされた書込パケットアドレス
の数値と、読出パケットアドレスカウンタ３でカウント
された読出パケットアドレスの数値との差を、各パケッ
トアドレスが変化する度に求め、この差を有効パケット
数、即ちパケットメモリ１が保持するデータのうちの未
だ読み出されていないデータのパケット数、とする。ま
た、禁止信号出力手段４ａは、前記差が０であれば、パ
ケットメモリ１による送信データの読み出しを禁止する
読出禁止信号を出力し、一方、前記差が第２の所定数で
あれば、パケットメモリ１による受信データの書き込み
を禁止する書込禁止信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル通信装置等に
使用されるクロック乗換回路に関し、特に受信クロック
に同期して入力する固定長パケット構成の受信データ
を、前記受信クロックと位相の異なる送信クロックに同
期する送信データに変換するクロック乗換回路に関す
る。
使用されるクロック乗換回路に関し、特に受信クロック
に同期して入力する固定長パケット構成の受信データ
を、前記受信クロックと位相の異なる送信クロックに同
期する送信データに変換するクロック乗換回路に関す
る。
【０００２】ディジタル通信装置等では、受信クロック
と送信クロックとが同期しない場合に、クロック乗換が
行われる。すなわち、受信クロックに同期して入力する
固定長パケット構成をとる受信データを、受信クロック
と周波数が同じで位相が同じとは限らない送信クロック
に同期させて送出することが行われる。
と送信クロックとが同期しない場合に、クロック乗換が
行われる。すなわち、受信クロックに同期して入力する
固定長パケット構成をとる受信データを、受信クロック
と周波数が同じで位相が同じとは限らない送信クロック
に同期させて送出することが行われる。
【０００３】このためには、書き込みと読み出しとが独
立して行えるＦＩＦＯ（first-in first-out) 方式のデ
ュアルポートメモリが用いられる。
立して行えるＦＩＦＯ（first-in first-out) 方式のデ
ュアルポートメモリが用いられる。
【０００４】
【従来の技術】従来のクロック乗換回路を図９を参照し
て説明する。図９は従来のクロック乗換回路の構成を示
すブロック図である。クロック乗換回路は、パケットメ
モリ１１０、書込アドレスカウンタ１２０、書込制御部
１３０、読出アドレスカウンタ１４０、読出制御部１５
０、およびパケット数監視部１６０から成る。
て説明する。図９は従来のクロック乗換回路の構成を示
すブロック図である。クロック乗換回路は、パケットメ
モリ１１０、書込アドレスカウンタ１２０、書込制御部
１３０、読出アドレスカウンタ１４０、読出制御部１５
０、およびパケット数監視部１６０から成る。
【０００５】パケットメモリ１１０は、同時に書き込み
と読み出しとが可能なデュアルポートＲＡＭで構成さ
れ、ａビット並列でデータの入出力が行われ、ｍワード
から成るデータパケットをｎパケット分記憶できる容量
を有する。パケットメモリ１１０では、データが１ワー
ドずつ、受信クロックに同期した書込クロックＷＣＬＫ
のタイミングで書き込まれ、送信クロックに同期した読
出クロックＲＣＬＫのタイミングで読み出される。
と読み出しとが可能なデュアルポートＲＡＭで構成さ
れ、ａビット並列でデータの入出力が行われ、ｍワード
から成るデータパケットをｎパケット分記憶できる容量
を有する。パケットメモリ１１０では、データが１ワー
ドずつ、受信クロックに同期した書込クロックＷＣＬＫ
のタイミングで書き込まれ、送信クロックに同期した読
出クロックＲＣＬＫのタイミングで読み出される。
【０００６】パケット先頭パルスＷＣＴＰ，ＲＣＴＰ
は、それぞれ書込データおよび読出データの各パケット
の先頭位置を示すタイミングパルスであり、パケットイ
ネーブル信号ＷＣＥＮ，ＲＣＥＮは、それぞれパケット
メモリ１１０へデータ書き込みおよびパケットメモリ１
１０からデータ読み出し用イネーブル信号である。これ
らの信号は後述する書込制御部１３０、読出制御部１５
０から出力されるものである。
は、それぞれ書込データおよび読出データの各パケット
の先頭位置を示すタイミングパルスであり、パケットイ
ネーブル信号ＷＣＥＮ，ＲＣＥＮは、それぞれパケット
メモリ１１０へデータ書き込みおよびパケットメモリ１
１０からデータ読み出し用イネーブル信号である。これ
らの信号は後述する書込制御部１３０、読出制御部１５
０から出力されるものである。
【０００７】書込アドレスカウンタ１２０は、書込ワー
ドアドレスカウンタ１２１と、書込パケットアドレスカ
ウンタ１２２とからなり、両方の出力がパケットメモリ
１１０の書込アドレスデータとなる。書込ワードアドレ
スカウンタ１２１には、書込クロックＷＣＬＫとパケッ
ト先頭パルスＷＣＴＰとパケットイネーブル信号ＷＣＥ
Ｎとが入力するようになっており、書込ワードアドレス
カウンタ１２１はパケットイネーブル信号ＷＣＥＮの入
力で動作状態となり、パケット先頭パルスＷＣＴＰの入
力タイミングで、書込クロックＷＣＬＫが入力する度に
１ずつインクリメントし、その計数値を書込アドレスデ
ータの例えば８ビットの書込アドレスに対し、上位３ビ
ットの書込ワードアドレスカウンタとして出力する。つ
まり、各パケット内でのワードの書込アドレスを生成す
る。
ドアドレスカウンタ１２１と、書込パケットアドレスカ
ウンタ１２２とからなり、両方の出力がパケットメモリ
１１０の書込アドレスデータとなる。書込ワードアドレ
スカウンタ１２１には、書込クロックＷＣＬＫとパケッ
ト先頭パルスＷＣＴＰとパケットイネーブル信号ＷＣＥ
Ｎとが入力するようになっており、書込ワードアドレス
カウンタ１２１はパケットイネーブル信号ＷＣＥＮの入
力で動作状態となり、パケット先頭パルスＷＣＴＰの入
力タイミングで、書込クロックＷＣＬＫが入力する度に
１ずつインクリメントし、その計数値を書込アドレスデ
ータの例えば８ビットの書込アドレスに対し、上位３ビ
ットの書込ワードアドレスカウンタとして出力する。つ
まり、各パケット内でのワードの書込アドレスを生成す
る。
【０００８】書込パケットアドレスカウンタ１２２はパ
ケット単位の書込アドレスを発生するものである。すな
わち、書込パケットアドレスカウンタ１２２には、パケ
ット先頭パルスＷＣＴＰとパケットイネーブル信号ＷＣ
ＥＮとが入力するようになっており、パケットイネーブ
ル信号ＷＣＥＮがディセーブル（“Ｌ”レベル）となっ
ているときに、入力するパケット先頭パルスＷＣＴＰの
入力でリセットされ、ＷＣＬＫが入力する度に１ずつイ
ンクリメントし、その計数値を書込アドレスデータの例
えば８ビットの書込アドレスに対し、下位ビットの書込
パケットアドレスカウンタとして出力する。
ケット単位の書込アドレスを発生するものである。すな
わち、書込パケットアドレスカウンタ１２２には、パケ
ット先頭パルスＷＣＴＰとパケットイネーブル信号ＷＣ
ＥＮとが入力するようになっており、パケットイネーブ
ル信号ＷＣＥＮがディセーブル（“Ｌ”レベル）となっ
ているときに、入力するパケット先頭パルスＷＣＴＰの
入力でリセットされ、ＷＣＬＫが入力する度に１ずつイ
ンクリメントし、その計数値を書込アドレスデータの例
えば８ビットの書込アドレスに対し、下位ビットの書込
パケットアドレスカウンタとして出力する。
【０００９】読出アドレスカウンタ１４０は、読出ワー
ドアドレスカウンタ１４１と、読出パケットアドレスカ
ウンタ１４２とからなり、両方の出力がパケットメモリ
１１０の読出アドレスデータとなる。読出ワードアドレ
スカウンタ１４１には、読出クロックＲＣＬＫとパケッ
ト先頭パルスＲＣＴＰとパケットイネーブル信号ＲＣＥ
Ｎとが入力するようになっており、読出ワードアドレス
カウンタ１４１はパケットイネーブル信号ＲＣＥＮの入
力で動作状態となり、パケット先頭パルスＲＣＴＰの入
力タイミングで、読出クロックＲＣＬＫが入力する度に
１ずつインクリメントし、その計数値を読出アドレスデ
ータの例えば８ビットの書込アドレスに対し、上位３ビ
ットの読出ワードアドレスカウンタとして出力する。つ
まり、各パケット内でのワードの読出アドレスを生成す
る。
ドアドレスカウンタ１４１と、読出パケットアドレスカ
ウンタ１４２とからなり、両方の出力がパケットメモリ
１１０の読出アドレスデータとなる。読出ワードアドレ
スカウンタ１４１には、読出クロックＲＣＬＫとパケッ
ト先頭パルスＲＣＴＰとパケットイネーブル信号ＲＣＥ
Ｎとが入力するようになっており、読出ワードアドレス
カウンタ１４１はパケットイネーブル信号ＲＣＥＮの入
力で動作状態となり、パケット先頭パルスＲＣＴＰの入
力タイミングで、読出クロックＲＣＬＫが入力する度に
１ずつインクリメントし、その計数値を読出アドレスデ
ータの例えば８ビットの書込アドレスに対し、上位３ビ
ットの読出ワードアドレスカウンタとして出力する。つ
まり、各パケット内でのワードの読出アドレスを生成す
る。
【００１０】読出パケットアドレスカウンタ１４２はパ
ケット単位の読出アドレスを発生するものである。すな
わち、読出パケットアドレスカウンタ１４２には、パケ
ット先頭パルスＲＣＴＰとパケットイネーブル信号ＲＣ
ＥＮとが入力するようになっており、パケットイネーブ
ル信号ＲＣＥＮがディセーブル（“Ｌ”レベル）となっ
ているときに、入力するパケット先頭パルスＲＣＴＰの
入力でリセットされ、ＷＣＬＫが入力する度に１ずつイ
ンクリメントし、その計数値を読出アドレスデータの例
えば８ビットの読出アドレスに対し、下位５ビットの書
込パケットアドレスカウンタとして出力する。
ケット単位の読出アドレスを発生するものである。すな
わち、読出パケットアドレスカウンタ１４２には、パケ
ット先頭パルスＲＣＴＰとパケットイネーブル信号ＲＣ
ＥＮとが入力するようになっており、パケットイネーブ
ル信号ＲＣＥＮがディセーブル（“Ｌ”レベル）となっ
ているときに、入力するパケット先頭パルスＲＣＴＰの
入力でリセットされ、ＷＣＬＫが入力する度に１ずつイ
ンクリメントし、その計数値を読出アドレスデータの例
えば８ビットの読出アドレスに対し、下位５ビットの書
込パケットアドレスカウンタとして出力する。
【００１１】パケット数監視部１６０は、書込済みのパ
ケット数と読出済みのパケット数との差から有効パケッ
ト数を求めて、書き込みや読み出しの制御信号を生成す
るものであり、アップダウンカウンタ１６１と信号発生
器１６２とからなる。なお、有効パケット数とは、パケ
ットメモリ１１０に保持されているパケットデータのう
ちの未だ読み出されていないパケットデータのパケット
数を指す。
ケット数と読出済みのパケット数との差から有効パケッ
ト数を求めて、書き込みや読み出しの制御信号を生成す
るものであり、アップダウンカウンタ１６１と信号発生
器１６２とからなる。なお、有効パケット数とは、パケ
ットメモリ１１０に保持されているパケットデータのう
ちの未だ読み出されていないパケットデータのパケット
数を指す。
【００１２】アップダウンカウンタ１６１には、書込制
御部１３０と読出制御部１５０とからデータ書込側およ
びデータ読出側のパケットイネーブル信号ＷＣＥＮ，Ｒ
ＣＥＮおよびパケット先頭パルスＷＣＴＰ，ＲＣＴＰが
入力する。そして、データ書込側のパケットイネーブル
信号ＷＣＥＮが“Ｈ”レベルのときに入力するパケット
先頭パルスＷＣＴＰでカウントアップし、データ読出側
のパケットイネーブル信号ＲＣＥＮが高レベルのときに
入力するパケット先頭パルスＲＣＴＰでカウントダウン
し、計数値を信号発生器１６２へ出力する。この計数値
は有効パケット数に相当する。
御部１３０と読出制御部１５０とからデータ書込側およ
びデータ読出側のパケットイネーブル信号ＷＣＥＮ，Ｒ
ＣＥＮおよびパケット先頭パルスＷＣＴＰ，ＲＣＴＰが
入力する。そして、データ書込側のパケットイネーブル
信号ＷＣＥＮが“Ｈ”レベルのときに入力するパケット
先頭パルスＷＣＴＰでカウントアップし、データ読出側
のパケットイネーブル信号ＲＣＥＮが高レベルのときに
入力するパケット先頭パルスＲＣＴＰでカウントダウン
し、計数値を信号発生器１６２へ出力する。この計数値
は有効パケット数に相当する。
【００１３】信号発生器１６２では、この計数値が０ま
で減少したとき、読み出すべき新規パケットデータが無
いことを示すエンプティ信号ＥＰＴを読出制御部１５０
へ出力し、また、計数値がパケットメモリ１１０の格納
可能なパケット数ｎに達したときには、フル信号ＦＬＬ
を書込制御部１３０へ出力する。各書込制御部１３０、
読出制御部１５０ではこれらのフル信号ＦＬＬ、エンプ
ティ信号ＥＰＴに従って、それぞれデータ書き込みやデ
ータ読み出しを禁止して、データ上書きによるデータ消
失や同一データの２度読みを防止するようにしている。
で減少したとき、読み出すべき新規パケットデータが無
いことを示すエンプティ信号ＥＰＴを読出制御部１５０
へ出力し、また、計数値がパケットメモリ１１０の格納
可能なパケット数ｎに達したときには、フル信号ＦＬＬ
を書込制御部１３０へ出力する。各書込制御部１３０、
読出制御部１５０ではこれらのフル信号ＦＬＬ、エンプ
ティ信号ＥＰＴに従って、それぞれデータ書き込みやデ
ータ読み出しを禁止して、データ上書きによるデータ消
失や同一データの２度読みを防止するようにしている。
【００１４】
【発明が解決しようとする課題】しかし、上記従来のク
ロック乗換回路において、パケット数監視部１６０のア
ップダウンカウンタ１６１にパケット先頭パルスＷＣＴ
Ｐ，ＲＣＴＰが正常に入力している間は、アップダウン
カウンタ１６１が有効パケット数を正確に出力するが、
アップダウンカウンタ１６１にノイズ等が混入した場合
には、実際にはパケットデータの書き込みや読み出しが
行われていないのにも拘らず、アップダウンカウンタ１
６１の計数値が変化してしまい、有効パケット数を正確
に出力しなくなってしまう。このように何らかの原因
で、アップダウンカウンタ１６１の計数値に一度間違い
が生じると、パケットメモリ１１０に未だ書き込めるの
に、フル信号ＦＬＬが出力されて書き込みが禁止された
り、また、パケットメモリ１１０にもう書き込めないの
に、フル信号ＦＬＬが出力されず、引き続いて書き込み
が行われて、まだ読み出されていないデータが上書きさ
れてデータが消失してしまうという問題が生じる。さら
に、パケットメモリ１１０に未だ読み出せるデータがあ
るのに、エンプティ信号ＥＰＴが出力されて読み出しが
禁止されたり、また、パケットメモリ１１０にもう読み
出せるデータが無いのに、エンプティ信号ＥＰＴが出力
されず、引き続いて読み出しが行われて、古いデータを
間違って読み出してしまうという問題が生じる。こうし
た誤動作はパケットメモリ１１０の計数値をリセットし
ない限り続くことになる。
ロック乗換回路において、パケット数監視部１６０のア
ップダウンカウンタ１６１にパケット先頭パルスＷＣＴ
Ｐ，ＲＣＴＰが正常に入力している間は、アップダウン
カウンタ１６１が有効パケット数を正確に出力するが、
アップダウンカウンタ１６１にノイズ等が混入した場合
には、実際にはパケットデータの書き込みや読み出しが
行われていないのにも拘らず、アップダウンカウンタ１
６１の計数値が変化してしまい、有効パケット数を正確
に出力しなくなってしまう。このように何らかの原因
で、アップダウンカウンタ１６１の計数値に一度間違い
が生じると、パケットメモリ１１０に未だ書き込めるの
に、フル信号ＦＬＬが出力されて書き込みが禁止された
り、また、パケットメモリ１１０にもう書き込めないの
に、フル信号ＦＬＬが出力されず、引き続いて書き込み
が行われて、まだ読み出されていないデータが上書きさ
れてデータが消失してしまうという問題が生じる。さら
に、パケットメモリ１１０に未だ読み出せるデータがあ
るのに、エンプティ信号ＥＰＴが出力されて読み出しが
禁止されたり、また、パケットメモリ１１０にもう読み
出せるデータが無いのに、エンプティ信号ＥＰＴが出力
されず、引き続いて読み出しが行われて、古いデータを
間違って読み出してしまうという問題が生じる。こうし
た誤動作はパケットメモリ１１０の計数値をリセットし
ない限り続くことになる。
【００１５】本発明はこのような点に鑑みてなされたも
のであり、パケットメモリに保持されているパケットデ
ータのうちの未だ読み出されていないパケットデータの
パケット数である有効パケット数を常に正しく計数し
て、データの書き込みおよび読み出しを正確に行うこと
を可能にしたクロック乗換回路を提供することを目的と
する。
のであり、パケットメモリに保持されているパケットデ
ータのうちの未だ読み出されていないパケットデータの
パケット数である有効パケット数を常に正しく計数し
て、データの書き込みおよび読み出しを正確に行うこと
を可能にしたクロック乗換回路を提供することを目的と
する。
【００１６】
【課題を解決するための手段】本発明では上記目的を達
成するために、図１に示すように、第１の所定数のパケ
ット分の記憶容量を持ち、書込クロックに同期して受信
データを書き込み、かつ、前記書き込まれた受信データ
を読出クロックに同期して読み出して送信データとして
出力するパケットメモリ１と、１パケット分のデータを
パケットメモリ１に書き込む毎に１ずつカウントアップ
して第１の所定数に達すると０に循環し、パケットメモ
リ１への書込アドレスをパケット単位で指定する書込パ
ケットアドレスカウンタ２と、１パケット分のデータを
パケットメモリ１から読み出す毎に１ずつカウントアッ
プして第１の所定数に達すると０に循環し、パケットメ
モリ１からの読出アドレスをパケット単位で指定する読
出パケットアドレスカウンタ３と、書込パケットアドレ
スカウンタ２でカウントされた書込パケットアドレスの
数値と、読出パケットアドレスカウンタ３でカウントさ
れた読出パケットアドレスの数値との差を求め、この差
を、パケットメモリ１が保持するデータのうちの未だ読
み出されていないデータのパケット数であるとするメモ
リ容量監視手段４と、を有することを特徴とするクロッ
ク乗換回路が、提供される。
成するために、図１に示すように、第１の所定数のパケ
ット分の記憶容量を持ち、書込クロックに同期して受信
データを書き込み、かつ、前記書き込まれた受信データ
を読出クロックに同期して読み出して送信データとして
出力するパケットメモリ１と、１パケット分のデータを
パケットメモリ１に書き込む毎に１ずつカウントアップ
して第１の所定数に達すると０に循環し、パケットメモ
リ１への書込アドレスをパケット単位で指定する書込パ
ケットアドレスカウンタ２と、１パケット分のデータを
パケットメモリ１から読み出す毎に１ずつカウントアッ
プして第１の所定数に達すると０に循環し、パケットメ
モリ１からの読出アドレスをパケット単位で指定する読
出パケットアドレスカウンタ３と、書込パケットアドレ
スカウンタ２でカウントされた書込パケットアドレスの
数値と、読出パケットアドレスカウンタ３でカウントさ
れた読出パケットアドレスの数値との差を求め、この差
を、パケットメモリ１が保持するデータのうちの未だ読
み出されていないデータのパケット数であるとするメモ
リ容量監視手段４と、を有することを特徴とするクロッ
ク乗換回路が、提供される。
【００１７】また、メモリ容量監視手段４は、前記差が
０であれば、パケットメモリ１による送信データの読み
出しを禁止する読出禁止信号を出力し、一方、前記差が
第２の所定数であれば、パケットメモリ１による受信デ
ータの書き込みを禁止する書込禁止信号を出力する禁止
信号出力手段４ａを有する。
０であれば、パケットメモリ１による送信データの読み
出しを禁止する読出禁止信号を出力し、一方、前記差が
第２の所定数であれば、パケットメモリ１による受信デ
ータの書き込みを禁止する書込禁止信号を出力する禁止
信号出力手段４ａを有する。
【００１８】さらに、パケットメモリ１による受信デー
タの書き込みを制御する書込制御手段５と、パケットメ
モリ１による送信データの読み出しを制御する読出制御
手段６とを備え、読出禁止信号および書込禁止信号は、
読出制御手段６および書込制御手段５にそれぞれ出力さ
れる。
タの書き込みを制御する書込制御手段５と、パケットメ
モリ１による送信データの読み出しを制御する読出制御
手段６とを備え、読出禁止信号および書込禁止信号は、
読出制御手段６および書込制御手段５にそれぞれ出力さ
れる。
【００１９】
【作用】以上の構成により、図１において、メモリ容量
監視手段４は、書込パケットアドレスカウンタ２でカウ
ントされた書込パケットアドレスの数値と、読出パケッ
トアドレスカウンタ３でカウントされた読出パケットア
ドレスの数値との差を、各パケットアドレスが変化する
度に求め、この差を有効パケット数、即ちパケットメモ
リ１が保持するデータのうちの未だ読み出されていない
データのパケット数、とする。
監視手段４は、書込パケットアドレスカウンタ２でカウ
ントされた書込パケットアドレスの数値と、読出パケッ
トアドレスカウンタ３でカウントされた読出パケットア
ドレスの数値との差を、各パケットアドレスが変化する
度に求め、この差を有効パケット数、即ちパケットメモ
リ１が保持するデータのうちの未だ読み出されていない
データのパケット数、とする。
【００２０】これにより、譬えノイズ等がメモリ容量監
視手段４に混入しても、次の書込または読出パケットア
ドレスの変化時には有効パケット数は修正され、間違っ
た有効パケット数がリセットまで出力され続けることは
ない。
視手段４に混入しても、次の書込または読出パケットア
ドレスの変化時には有効パケット数は修正され、間違っ
た有効パケット数がリセットまで出力され続けることは
ない。
【００２１】また、禁止信号出力手段４ａは、前記差が
０であれば、パケットメモリ１による送信データの読み
出しを禁止する読出禁止信号を出力し、一方、前記差が
第２の所定数であれば、パケットメモリ１による受信デ
ータの書き込みを禁止する書込禁止信号を出力する。
０であれば、パケットメモリ１による送信データの読み
出しを禁止する読出禁止信号を出力し、一方、前記差が
第２の所定数であれば、パケットメモリ１による受信デ
ータの書き込みを禁止する書込禁止信号を出力する。
【００２２】これらの読出禁止信号および書込禁止信号
は、読出制御手段６および書込制御手段５にそれぞれ出
力され、読出制御手段６は、読出禁止信号の入力に基づ
き、パケットメモリ１による受信データの書き込みを禁
止し、また書込制御手段５は、パケットメモリ１による
送信データの読み出しを禁止する。これにより、データ
上書きによるデータ消失や同一データの２度読みを防止
する。
は、読出制御手段６および書込制御手段５にそれぞれ出
力され、読出制御手段６は、読出禁止信号の入力に基づ
き、パケットメモリ１による受信データの書き込みを禁
止し、また書込制御手段５は、パケットメモリ１による
送信データの読み出しを禁止する。これにより、データ
上書きによるデータ消失や同一データの２度読みを防止
する。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２は本発明の実施例のクロック乗換回路の全体
構成を示すブロック図である。図中、パケットメモリ１
０、、書込アドレスカウンタ２０、書込制御部３０、読
出アドレスカウンタ４０、および読出制御部５０は、図
９で既に説明したパケットメモリ１１０、書込アドレス
カウンタ１２０、書込制御部１３０、読出アドレスカウ
ンタ１４０、および読出制御部１５０とそれぞれ同一の
構成になっている。また、書込アドレスカウンタ２０内
の書込ワードアドレスカウンタ２１および書込パケット
アドレスカウンタ２２、並びに読出アドレスカウンタ４
０内の読出ワードアドレスカウンタ４１および読出パケ
ットアドレスカウンタ４２も、図９の書込ワードアドレ
スカウンタ１２１および書込パケットアドレスカウンタ
１２２、並びに読出ワードアドレスカウンタ１４１およ
び読出パケットアドレスカウンタ１４２とそれぞれ同一
の構成になっている。したがって、これらについての説
明は省略する。なお、以下の実施例では、パケットメモ
リ１０が、２７ワードから成るデータパケットを８パケ
ット分記憶できる容量を有するものとして説明する。
する。図２は本発明の実施例のクロック乗換回路の全体
構成を示すブロック図である。図中、パケットメモリ１
０、、書込アドレスカウンタ２０、書込制御部３０、読
出アドレスカウンタ４０、および読出制御部５０は、図
９で既に説明したパケットメモリ１１０、書込アドレス
カウンタ１２０、書込制御部１３０、読出アドレスカウ
ンタ１４０、および読出制御部１５０とそれぞれ同一の
構成になっている。また、書込アドレスカウンタ２０内
の書込ワードアドレスカウンタ２１および書込パケット
アドレスカウンタ２２、並びに読出アドレスカウンタ４
０内の読出ワードアドレスカウンタ４１および読出パケ
ットアドレスカウンタ４２も、図９の書込ワードアドレ
スカウンタ１２１および書込パケットアドレスカウンタ
１２２、並びに読出ワードアドレスカウンタ１４１およ
び読出パケットアドレスカウンタ１４２とそれぞれ同一
の構成になっている。したがって、これらについての説
明は省略する。なお、以下の実施例では、パケットメモ
リ１０が、２７ワードから成るデータパケットを８パケ
ット分記憶できる容量を有するものとして説明する。
【００２４】本実施例のメモリ容量監視部６０には、書
込パケットアドレスカウンタ２２および読出パケットア
ドレスカウンタ４２から、３ビット構成の書込パケット
アドレスＷＰＡおよび読出パケットアドレスＲＰＡが入
力され、いずれか一方のパケットアドレスが変化する都
度、書込パケットアドレスＷＰＡの値と読出パケットア
ドレスＲＰＡの値との差が計算され、この差が有効パケ
ット数としてフル信号ＦＬＬやエンプティ信号ＥＰＴの
出力に使用される。
込パケットアドレスカウンタ２２および読出パケットア
ドレスカウンタ４２から、３ビット構成の書込パケット
アドレスＷＰＡおよび読出パケットアドレスＲＰＡが入
力され、いずれか一方のパケットアドレスが変化する都
度、書込パケットアドレスＷＰＡの値と読出パケットア
ドレスＲＰＡの値との差が計算され、この差が有効パケ
ット数としてフル信号ＦＬＬやエンプティ信号ＥＰＴの
出力に使用される。
【００２５】すなわち、書込パケットアドレスカウンタ
２２は、１パケット分の受信データをパケットメモリ１
０に書き込む毎に１ずつカウントアップして、例えば値
８に達すると値０に循環するもので、パケットメモリ１
０への書込アドレスをパケット単位で指定するものであ
る。また、読出パケットアドレスカウンタ４２は、１パ
ケット分の送信データをパケットメモリ１０から読み出
す毎に１ずつカウントアップして、例えば値８に達する
と値０に循環するもので、パケットメモリ１０からの読
出アドレスをパケット単位で指定するものである。した
がって、書込パケットアドレスＷＰＡの値と読出パケッ
トアドレスＲＰＡの値との差が有効パケット数に相当す
る、ということに着目してメモリ容量監視部６０は構成
されている。
２２は、１パケット分の受信データをパケットメモリ１
０に書き込む毎に１ずつカウントアップして、例えば値
８に達すると値０に循環するもので、パケットメモリ１
０への書込アドレスをパケット単位で指定するものであ
る。また、読出パケットアドレスカウンタ４２は、１パ
ケット分の送信データをパケットメモリ１０から読み出
す毎に１ずつカウントアップして、例えば値８に達する
と値０に循環するもので、パケットメモリ１０からの読
出アドレスをパケット単位で指定するものである。した
がって、書込パケットアドレスＷＰＡの値と読出パケッ
トアドレスＲＰＡの値との差が有効パケット数に相当す
る、ということに着目してメモリ容量監視部６０は構成
されている。
【００２６】図３は、書込パケットアドレスＷＰＡの値
や読出パケットアドレスＲＰＡの値と、フル信号ＦＬＬ
やエンプティ信号ＥＰＴとの関係を示す図であり、
（Ａ）は通常動作時、（Ｂ）はエンプティ信号ＥＰＴ検
出時、（Ｃ）はフル信号ＦＬＬ検出時の関係タイムチャ
ートである。書込パケットアドレスＷＰＡおよび読出パ
ケットアドレスＲＰＡが変化したときに、それらの値の
差（容量）が算出され、この容量が０ならばエンプティ
信号ＥＰＴが出力され、容量が７ならばフル信号ＦＬＬ
が出力される。なお、容量が、８ではなく、７でフル信
号ＦＬＬを出力するようにして、パケットメモリ１０へ
の上書きを安定して防止できるようにしている。
や読出パケットアドレスＲＰＡの値と、フル信号ＦＬＬ
やエンプティ信号ＥＰＴとの関係を示す図であり、
（Ａ）は通常動作時、（Ｂ）はエンプティ信号ＥＰＴ検
出時、（Ｃ）はフル信号ＦＬＬ検出時の関係タイムチャ
ートである。書込パケットアドレスＷＰＡおよび読出パ
ケットアドレスＲＰＡが変化したときに、それらの値の
差（容量）が算出され、この容量が０ならばエンプティ
信号ＥＰＴが出力され、容量が７ならばフル信号ＦＬＬ
が出力される。なお、容量が、８ではなく、７でフル信
号ＦＬＬを出力するようにして、パケットメモリ１０へ
の上書きを安定して防止できるようにしている。
【００２７】なお、パケットメモリ１０に対する書き込
みおよび読み出しは、非同期で行われるので、両側のパ
ケットアドレスカウンタの出力値の差を求めるには、い
ずれか一方のクロックに両者を合わせた上で減算を行う
必要がある。
みおよび読み出しは、非同期で行われるので、両側のパ
ケットアドレスカウンタの出力値の差を求めるには、い
ずれか一方のクロックに両者を合わせた上で減算を行う
必要がある。
【００２８】このメモリ容量監視部６０の具体的な構成
について、以下、４つの回路例を基に説明する。図４
は、メモリ容量監視部６０の第１回路例を示す回路ブロ
ック図である。第１回路例は、書込クロックＷＣＬＫに
読出パケットアドレスＲＰＡを同期させる方法をとって
いる。以下、第１回路例の回路各部の信号を示す図５を
適宜引用しながら説明する。
について、以下、４つの回路例を基に説明する。図４
は、メモリ容量監視部６０の第１回路例を示す回路ブロ
ック図である。第１回路例は、書込クロックＷＣＬＫに
読出パケットアドレスＲＰＡを同期させる方法をとって
いる。以下、第１回路例の回路各部の信号を示す図５を
適宜引用しながら説明する。
【００２９】まず、読出パケットアドレスＲＰＡの最下
位ビットの値ＲＰＡｏ〔図５（Ｄ）〕をイネーブル信号
生成回路６１へ取り込む。最下位ビット値ＲＰＡｏは、
読出パケットアドレスＲＰＡが変化する度に０，１交番
をする信号である。
位ビットの値ＲＰＡｏ〔図５（Ｄ）〕をイネーブル信号
生成回路６１へ取り込む。最下位ビット値ＲＰＡｏは、
読出パケットアドレスＲＰＡが変化する度に０，１交番
をする信号である。
【００３０】イネーブル信号生成回路６１は、ｂビット
シフトレジスタ６１ａと、フリップフロップ６１ｂと、
Ｅｘ−ＯＲ６１ｃとからなり、このｂビットシフトレジ
スタ６１ａが、最下位ビット値ＲＰＡｏを、書込クロッ
クＷＣＬＫ〔図５（Ａ）〕でｂパルス分だけシフトしな
がら取り込み、フリップフロップ６１ｂとＥｘ−ＯＲ６
１ｃとがイネーブル信号〔図５（Ｅ）〕を生成する。図
５（Ｅ）におけるイネーブル信号の立ち上がりタイミン
グは、書込クロックＷＣＬＫに同期するとともに、ｂビ
ットシフトレジスタ６１ａで設定された書込クロックＷ
ＣＬＫのｂパルス分だけ、最下位ビット値ＲＰＡｏの立
ち上がり時より遅れている。ｂビットシフトレジスタ６
１ａのｂビットは最大２７ビットまでの範囲で任意に設
定可能であり、このｂビットの設定によって、読み込み
のタイミングを調整できる。
シフトレジスタ６１ａと、フリップフロップ６１ｂと、
Ｅｘ−ＯＲ６１ｃとからなり、このｂビットシフトレジ
スタ６１ａが、最下位ビット値ＲＰＡｏを、書込クロッ
クＷＣＬＫ〔図５（Ａ）〕でｂパルス分だけシフトしな
がら取り込み、フリップフロップ６１ｂとＥｘ−ＯＲ６
１ｃとがイネーブル信号〔図５（Ｅ）〕を生成する。図
５（Ｅ）におけるイネーブル信号の立ち上がりタイミン
グは、書込クロックＷＣＬＫに同期するとともに、ｂビ
ットシフトレジスタ６１ａで設定された書込クロックＷ
ＣＬＫのｂパルス分だけ、最下位ビット値ＲＰＡｏの立
ち上がり時より遅れている。ｂビットシフトレジスタ６
１ａのｂビットは最大２７ビットまでの範囲で任意に設
定可能であり、このｂビットの設定によって、読み込み
のタイミングを調整できる。
【００３１】ラッチ回路６２は、セレクタ６２ａと、フ
リップフロップ６２ｂとから成り、セレクタ６２ａの一
方の入力には３ビットの読出パケットアドレスＲＰＡ
〔図５（Ｃ）〕が入力し、他方の入力にはフリップフロ
ップ６２ｂの出力が還流する。図５（Ｃ）に示す各ブロ
ックは、２７ワードからなる１パケット分を示してお
り、ブロック内の数字は１０進表示の読出パケットアド
レスＲＰＡの値である。
リップフロップ６２ｂとから成り、セレクタ６２ａの一
方の入力には３ビットの読出パケットアドレスＲＰＡ
〔図５（Ｃ）〕が入力し、他方の入力にはフリップフロ
ップ６２ｂの出力が還流する。図５（Ｃ）に示す各ブロ
ックは、２７ワードからなる１パケット分を示してお
り、ブロック内の数字は１０進表示の読出パケットアド
レスＲＰＡの値である。
【００３２】セレクタ６２ａは、イネーブル信号生成回
路６１から“Ｈ”レベルのイネーブル信号が入力されな
い間は、フリップフロップ６２ｂからの還流出力を選択
的に取り込み、一方、イネーブル信号が入力されると読
出パケットアドレスＲＰＡを選択的に取り込み、それぞ
れフリップフロップ６２ｂへ出力する。フリップフロッ
プ６２ｂは、その出力を書込クロックＷＣＬＫのタイミ
ングでラッチして出力する。したがって、ラッチ回路６
２の出力は図５（Ｆ）のようになる。
路６１から“Ｈ”レベルのイネーブル信号が入力されな
い間は、フリップフロップ６２ｂからの還流出力を選択
的に取り込み、一方、イネーブル信号が入力されると読
出パケットアドレスＲＰＡを選択的に取り込み、それぞ
れフリップフロップ６２ｂへ出力する。フリップフロッ
プ６２ｂは、その出力を書込クロックＷＣＬＫのタイミ
ングでラッチして出力する。したがって、ラッチ回路６
２の出力は図５（Ｆ）のようになる。
【００３３】減算器６３には、ラッチ回路６２の出力
と、書込パケットアドレスＷＰＡ〔図５（Ｂ）〕とが入
力し、両者の差〔図５（Ｇ）〕が算出される。この算出
された差がＥＰＴ検出部６４およびＦＬＬ検出部６５へ
出力され、ＥＰＴ検出部６４では、上記差が０のとき出
力信号を出し、これがフリップフロップ６６で書込クロ
ックＷＣＬＫのタイミングでラッチされ、一方、ＦＬＬ
検出部６５では、上記差が７のとき出力信号を出し、こ
れがフリップフロップ６８で書込クロックＷＣＬＫのタ
イミングでラッチされる。
と、書込パケットアドレスＷＰＡ〔図５（Ｂ）〕とが入
力し、両者の差〔図５（Ｇ）〕が算出される。この算出
された差がＥＰＴ検出部６４およびＦＬＬ検出部６５へ
出力され、ＥＰＴ検出部６４では、上記差が０のとき出
力信号を出し、これがフリップフロップ６６で書込クロ
ックＷＣＬＫのタイミングでラッチされ、一方、ＦＬＬ
検出部６５では、上記差が７のとき出力信号を出し、こ
れがフリップフロップ６８で書込クロックＷＣＬＫのタ
イミングでラッチされる。
【００３４】フリップフロップ６８の出力はそのままフ
ル信号ＦＬＬとして出力され、書込制御部３０へ送られ
る。しかし、フリップフロップ６６の出力〔図５
（Ｈ）〕は、書込クロックＷＣＬＫに同期されているた
め、読出クロックＲＣＬＫに乗り換えるためのクロック
乗換回路６７を経てエンプティ信号ＥＰＴ〔図５
（Ｉ）〕として読出制御部５０へ出力される。クロック
乗換回路６７は読出クロックＲＣＬＫのタイミングでラ
ッチする２つのフリップフロップ６７ａ，６７ｂからな
り、フリップフロップを２つ備えることで確実なクロッ
ク乗換を行なっている。なお、図５はエンプティ信号Ｅ
ＰＴが発生される場合を例にして図示を行なっている。
ル信号ＦＬＬとして出力され、書込制御部３０へ送られ
る。しかし、フリップフロップ６６の出力〔図５
（Ｈ）〕は、書込クロックＷＣＬＫに同期されているた
め、読出クロックＲＣＬＫに乗り換えるためのクロック
乗換回路６７を経てエンプティ信号ＥＰＴ〔図５
（Ｉ）〕として読出制御部５０へ出力される。クロック
乗換回路６７は読出クロックＲＣＬＫのタイミングでラ
ッチする２つのフリップフロップ６７ａ，６７ｂからな
り、フリップフロップを２つ備えることで確実なクロッ
ク乗換を行なっている。なお、図５はエンプティ信号Ｅ
ＰＴが発生される場合を例にして図示を行なっている。
【００３５】つぎに、メモリ容量監視部６０の第２回路
例を説明する。図６は、メモリ容量監視部６０の第２回
路例を示す回路ブロック図である。第２回路例は、読出
クロックＲＣＬＫに書込パケットアドレスＷＰＡを同期
させる方法をとっている。第２回路例、図４の第１回路
例と大半は同じであるので、同一構成には同一番号を付
し、以下では異なる部分のみを説明する。
例を説明する。図６は、メモリ容量監視部６０の第２回
路例を示す回路ブロック図である。第２回路例は、読出
クロックＲＣＬＫに書込パケットアドレスＷＰＡを同期
させる方法をとっている。第２回路例、図４の第１回路
例と大半は同じであるので、同一構成には同一番号を付
し、以下では異なる部分のみを説明する。
【００３６】イネーブル信号生成回路６１には、書込パ
ケットアドレスＷＰＡの最下位ビット値ＷＰＡｏが入力
し、タイミングクロックとして読出クロックＲＣＬＫが
入力する。また、ラッチ回路６２には書込パケットアド
レスＷＰＡが入力する。
ケットアドレスＷＰＡの最下位ビット値ＷＰＡｏが入力
し、タイミングクロックとして読出クロックＲＣＬＫが
入力する。また、ラッチ回路６２には書込パケットアド
レスＷＰＡが入力する。
【００３７】減算器６３には、書込パケットアドレスＷ
ＰＡと、ラッチ回路６２の出力とが入力する。また、エ
ンプティ信号ＥＰＴはクロック乗換回路を経ずに出力さ
れ、一方、フル信号ＦＬＬは書込クロックＷＣＬＫに乗
り換えるためのクロック乗換部６９を経て出力される。
ＰＡと、ラッチ回路６２の出力とが入力する。また、エ
ンプティ信号ＥＰＴはクロック乗換回路を経ずに出力さ
れ、一方、フル信号ＦＬＬは書込クロックＷＣＬＫに乗
り換えるためのクロック乗換部６９を経て出力される。
【００３８】そして、第２回路例の動作は、第１回路例
の動作において、読出パケットアドレスＲＰＡが書込パ
ケットアドレスＷＰＡに代わり、書込クロックＷＣＬＫ
が読出クロックＲＣＬＫに代わっただけの動作となる。
の動作において、読出パケットアドレスＲＰＡが書込パ
ケットアドレスＷＰＡに代わり、書込クロックＷＣＬＫ
が読出クロックＲＣＬＫに代わっただけの動作となる。
【００３９】つぎに、メモリ容量監視部６０の第３回路
例を説明する。図７は、メモリ容量監視部６０の第３回
路例を示す回路ブロック図である。第３回路例は、書込
クロックＷＣＬＫに読出パケットアドレスＲＰＡを同期
させる方法をとっている。第３回路例も第１回路例と類
似するため、第３回路例において、図４の第１回路例と
同一構成には同一番号を付し、以下では異なる部分のみ
を説明する。なお、第３回路例の回路各部の信号を示す
図８を適宜引用しながら説明する。
例を説明する。図７は、メモリ容量監視部６０の第３回
路例を示す回路ブロック図である。第３回路例は、書込
クロックＷＣＬＫに読出パケットアドレスＲＰＡを同期
させる方法をとっている。第３回路例も第１回路例と類
似するため、第３回路例において、図４の第１回路例と
同一構成には同一番号を付し、以下では異なる部分のみ
を説明する。なお、第３回路例の回路各部の信号を示す
図８を適宜引用しながら説明する。
【００４０】まず、読出パケットアドレスＲＰＡの最下
位ビットの値ＲＰＡｏ〔図８（Ｃ）〕をイネーブル信号
生成回路７０へ取り込む。イネーブル信号生成回路７０
は、ｃビットシフトレジスタ７０ａと、Ｅｘ−ＯＲ７０
ｂとからなり、ｃビットシフトレジスタ７０ａが、最下
位ビット値ＲＰＡｏを、書込クロックＷＣＬＫでｃパル
ス分だけシフトしながら取り込み、Ｅｘ−ＯＲ７０ｂと
ともにイネーブル信号〔図８（Ｄ）〕を生成する。図８
（Ｄ）におけるイネーブル信号の立ち上がりタイミング
は、書込クロックＷＣＬＫに同期するとともに、イネー
ブル信号のパルス幅はｃビットシフトレジスタ７０ａで
設定されるｃビットに応じて決まる。
位ビットの値ＲＰＡｏ〔図８（Ｃ）〕をイネーブル信号
生成回路７０へ取り込む。イネーブル信号生成回路７０
は、ｃビットシフトレジスタ７０ａと、Ｅｘ−ＯＲ７０
ｂとからなり、ｃビットシフトレジスタ７０ａが、最下
位ビット値ＲＰＡｏを、書込クロックＷＣＬＫでｃパル
ス分だけシフトしながら取り込み、Ｅｘ−ＯＲ７０ｂと
ともにイネーブル信号〔図８（Ｄ）〕を生成する。図８
（Ｄ）におけるイネーブル信号の立ち上がりタイミング
は、書込クロックＷＣＬＫに同期するとともに、イネー
ブル信号のパルス幅はｃビットシフトレジスタ７０ａで
設定されるｃビットに応じて決まる。
【００４１】ラッチ回路７１は、フリップフロップから
成り、イネーブル信号生成回路７０から“Ｈ”レベルの
イネーブル信号が入力されるタイミングで読出パケット
アドレスＲＰＡをラッチして出力する〔図８（Ｅ）〕。
成り、イネーブル信号生成回路７０から“Ｈ”レベルの
イネーブル信号が入力されるタイミングで読出パケット
アドレスＲＰＡをラッチして出力する〔図８（Ｅ）〕。
【００４２】減算器６３以降の構成および動作は図４の
第１回路例と同一である。最後に、メモリ容量監視部６
０の第４回路例を説明する。第４回路例は、第３回路例
において、読出クロックＲＣＬＫに書込パケットアドレ
スＷＰＡを同期させる方法をとったものである。すなわ
ち、第３回路例に第２回路例の変更部分を組み合わせて
第４回路例が構成されるので、第４回路例の詳しい説明
は省略する。
第１回路例と同一である。最後に、メモリ容量監視部６
０の第４回路例を説明する。第４回路例は、第３回路例
において、読出クロックＲＣＬＫに書込パケットアドレ
スＷＰＡを同期させる方法をとったものである。すなわ
ち、第３回路例に第２回路例の変更部分を組み合わせて
第４回路例が構成されるので、第４回路例の詳しい説明
は省略する。
【００４３】なお、以上の実施例では、パケットメモリ
１０が、２７ワードから成るデータパケットを８パケッ
ト分記憶できる容量を有するものとして説明したが、本
発明はこれに限定されるものではなく、任意のワード
数、パケット数に対し適用可能である。
１０が、２７ワードから成るデータパケットを８パケッ
ト分記憶できる容量を有するものとして説明したが、本
発明はこれに限定されるものではなく、任意のワード
数、パケット数に対し適用可能である。
【００４４】
【発明の効果】以上説明したように本発明では、書込パ
ケットアドレスカウンタでカウントされた書込パケット
アドレスの数値と、読出パケットアドレスカウンタでカ
ウントされた読出パケットアドレスの数値との差を求
め、この差を有効パケット数、即ちパケットメモリが保
持するデータのうちの未だ読み出されていないデータの
パケット数、とする。これにより、譬えノイズ等がメモ
リ容量監視手段に混入しても、次の書込または読出パケ
ットアドレスの変化時には有効パケット数は修正され、
間違った有効パケット数がリセットまで出力され続ける
ことはない。つまり、有効パケット数を常に正しく計数
して、データの書き込みおよび読み出しを正確に行うこ
とが可能となる。
ケットアドレスカウンタでカウントされた書込パケット
アドレスの数値と、読出パケットアドレスカウンタでカ
ウントされた読出パケットアドレスの数値との差を求
め、この差を有効パケット数、即ちパケットメモリが保
持するデータのうちの未だ読み出されていないデータの
パケット数、とする。これにより、譬えノイズ等がメモ
リ容量監視手段に混入しても、次の書込または読出パケ
ットアドレスの変化時には有効パケット数は修正され、
間違った有効パケット数がリセットまで出力され続ける
ことはない。つまり、有効パケット数を常に正しく計数
して、データの書き込みおよび読み出しを正確に行うこ
とが可能となる。
【図１】本発明の原理説明図である。
【図２】本発明の実施例のクロック乗換回路の全体構成
を示すブロック図である。
を示すブロック図である。
【図３】書込パケットアドレスＷＰＡの値や読出パケッ
トアドレスＲＰＡの値と、フル信号ＦＬＬやエンプティ
信号ＥＰＴとの関係を示す図である。
トアドレスＲＰＡの値と、フル信号ＦＬＬやエンプティ
信号ＥＰＴとの関係を示す図である。
【図４】メモリ容量監視部の第１回路例を示す回路ブロ
ック図である。
ック図である。
【図５】第１回路例の回路各部の信号を示すタイムチャ
ートである。
ートである。
【図６】メモリ容量監視部の第２回路例を示す回路ブロ
ック図である。
ック図である。
【図７】メモリ容量監視部の第３回路例を示す回路ブロ
ック図である。
ック図である。
【図８】第３回路例の回路各部の信号を示すタイムチャ
ートである。
ートである。
【図９】従来のクロック乗換回路の全体構成を示すブロ
ック図である。
ック図である。
１ パケットメモリ ２ 書込パケットアドレスカウンタ ３ 読出パケットアドレスカウンタ ４ メモリ容量監視手段 ４ａ 禁止信号出力手段 ５ 書込制御手段 ６ 読出制御手段
Claims (12)
- 【請求項１】 受信クロックに同期して入力する固定長
パケット構成の受信データを、前記受信クロックと位相
の異なる送信クロックに同期する送信データに変換する
クロック乗換回路において、 第１の所定数のパケット分の記憶容量を持ち、書込クロ
ックに同期して受信データを書き込み、かつ、前記書き
込まれた受信データを読出クロックに同期して読み出し
て送信データとして出力するパケットメモリ（１）と、 １パケット分のデータを前記パケットメモリ（１）に書
き込む毎に１ずつカウントアップして前記第１の所定数
に達すると０に循環し、前記パケットメモリ（１）への
書込アドレスをパケット単位で指定する書込パケットア
ドレスカウンタ（２）と、 １パケット分のデータを前記パケットメモリ（１）から
読み出す毎に１ずつカウントアップして前記第１の所定
数に達すると０に循環し、前記パケットメモリ（１）か
らの読出アドレスをパケット単位で指定する読出パケッ
トアドレスカウンタ（３）と、 前記書込パケットアドレスカウンタ（２）でカウントさ
れた書込パケットアドレスの数値と、前記読出パケット
アドレスカウンタ（３）でカウントされた読出パケット
アドレスの数値との差を求め、前記差を、前記パケット
メモリ（１）が保持するデータのうちの未だ読み出され
ていないデータのパケット数であるとするメモリ容量監
視手段（４）と、 を有することを特徴とするクロック乗換回路。 - 【請求項２】 前記メモリ容量監視手段（４）は、前記
差が０であれば、前記パケットメモリ（１）による送信
データの読み出しを禁止する読出禁止信号を出力し、一
方、前記差が第２の所定数であれば、前記パケットメモ
リ（１）による受信データの書き込みを禁止する書込禁
止信号を出力する禁止信号出力手段（４ａ）を有するこ
とを特徴とする請求項１記載のクロック乗換回路。 - 【請求項３】 前記第２の所定数は、前記第１の所定数
より１だけ小さい数であることを特徴とする請求項２記
載のクロック乗換回路。 - 【請求項４】 前記パケットメモリ（１）による受信デ
ータの書き込みを制御する書込制御手段（５）と、前記
パケットメモリ（１）による送信データの読み出しを制
御する読出制御手段（６）とを更に有し、前記読出禁止
信号および書込禁止信号は、前記読出制御手段（６）お
よび書込制御手段（５）にそれぞれ出力されるように構
成したことを特徴とする請求項２記載のクロック乗換回
路。 - 【請求項５】 前記メモリ容量監視手段（４）は、前記
書込パケットアドレスカウンタ（２）でカウントされた
書込パケットアドレスの数値を読出クロックでリタイミ
ングして出力する第１のリタイミング手段と、前記第１
のリタイミング手段からの出力と前記読出パケットアド
レスカウンタ（３）でカウントされた読出パケットアド
レスの数値との差を求める第１の減算手段と、前記書込
禁止信号を書込クロックでリタイミングして出力する第
２のリタイミング手段とを、更に有することを特徴とす
る請求項２記載のクロック乗換回路。 - 【請求項６】 前記第１のリタイミング手段は、前記書
込パケットアドレスの数値の最下位ビットの変化後の所
定数の読出クロック発生時に前記書込パケットアドレス
の数値を出力することを特徴とする請求項５記載のクロ
ック乗換回路。 - 【請求項７】 前記第１のリタイミング手段は、前記書
込パケットアドレスの数値の最下位ビットの変化後の所
定数の読出クロック発生時に第１のタイミング信号を発
生する第１タイミング信号発生手段と、前記第１タイミ
ング信号発生手段からの第１のタイミング信号で前記書
込パケットアドレスの数値を選択し出力する第１の選択
手段と、前記第１の選択手段からの出力を読出クロック
でラッチする第１のラッチ手段とを有することを特徴と
する請求項６記載のクロック乗換回路。 - 【請求項８】 前記第１のリタイミング手段は、前記書
込パケットアドレスの数値の最下位ビットの変化後の所
定数の読出クロック発生時に第１のタイミング信号を発
生する第１タイミング信号発生手段と、前記第１タイミ
ング信号発生手段からの第１のタイミング信号で前記書
込パケットアドレスの数値をラッチする第２のラッチ手
段とを有することを特徴とする請求項６記載のクロック
乗換回路。 - 【請求項９】 前記メモリ容量監視手段（４）は、前記
読出パケットアドレスカウンタ（３）でカウントされた
読出パケットアドレスの数値を書込クロックでリタイミ
ングして出力する第３のリタイミング手段と、前記第３
のリタイミング手段からの出力と前記書込パケットアド
レスカウンタ（２）でカウントされた書込パケットアド
レスの数値との差を求める第２の減算手段と、前記読出
禁止信号を読出クロックでリタイミングして出力する第
４のリタイミング手段とを、更に有することを特徴とす
る請求項２記載のクロック乗換回路。 - 【請求項１０】 前記第３のリタイミング手段は、前記
読出パケットアドレスの数値の最下位ビットの変化後の
所定数の書込クロック発生時に前記読出パケットアドレ
スの数値を出力することを特徴とする請求項９記載のク
ロック乗換回路。 - 【請求項１１】 前記第３のリタイミング手段は、前記
読出パケットアドレスの数値の最下位ビットの変化後の
所定数の書込クロック発生時に第２のタイミング信号を
発生する第２タイミング信号発生手段と、前記第２タイ
ミング信号発生手段からの第２のタイミング信号で前記
読出パケットアドレスの数値を選択し出力する第２の選
択手段と、前記第２の選択手段からの出力を書込クロッ
クでラッチする第３のラッチ手段とを有することを特徴
とする請求項１０記載のクロック乗換回路。 - 【請求項１２】 前記第３のリタイミング手段は、前記
読出パケットアドレスの数値の最下位ビットの変化後の
所定数の読出クロック発生時に第２のタイミング信号を
発生する第２タイミング信号発生手段と、前記第２タイ
ミング信号発生手段からの第２のタイミング信号で前記
読出パケットアドレスの数値をラッチする第４のラッチ
手段とを有することを特徴とする請求項１０記載のクロ
ック乗換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035998A JPH0669913A (ja) | 1992-06-18 | 1993-02-25 | クロック乗換回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15836692 | 1992-06-18 | ||
| JP4-158366 | 1992-06-18 | ||
| JP5035998A JPH0669913A (ja) | 1992-06-18 | 1993-02-25 | クロック乗換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669913A true JPH0669913A (ja) | 1994-03-11 |
Family
ID=26375013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035998A Pending JPH0669913A (ja) | 1992-06-18 | 1993-02-25 | クロック乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669913A (ja) |
Cited By (10)
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-
1993
- 1993-02-25 JP JP5035998A patent/JPH0669913A/ja active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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