JPH06259225A - データ転送同期装置 - Google Patents
データ転送同期装置Info
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- JPH06259225A JPH06259225A JP6013150A JP1315094A JPH06259225A JP H06259225 A JPH06259225 A JP H06259225A JP 6013150 A JP6013150 A JP 6013150A JP 1315094 A JP1315094 A JP 1315094A JP H06259225 A JPH06259225 A JP H06259225A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】最小のエラーで同期データ転送するＦＩＦＯシ
ステムを提供する。 【構成】送信システム（図示せず）によって、第１のＦ
ＩＦＯ１２にデータが加えられ、書き込み信号が加えら
れる。書き込み信号がアサートされると、クロック信号
の次の立ち上がりエッジにおいて、ＤＡＴＡＩＮのデー
タがＦＩＦＯによって捕捉される。各ＦＩＦＯメモリ
は、あるＦＩＦＯのｎＥＭＰＴＹ信号を後続のＦＩＦＯ
の書き込み端子に接続し、ｎＦＵＬＬ信号を先行ＦＩＦ
Ｏの読み取り端子に接続し、当該ＦＩＦＯのＤＡＴＡＯ
ＵＴを後続のＦＩＦＯのＤＡＴＡＩＮに接続することに
よって縦続接続される。受信システム（図示せず）は、
読み取り信号をアサートし、そのデータ出力からデータ
を読み取ることによって第２の単一段ＦＩＦＯ１６から
データを読み取る。データは１つのクロック・パルスで
書き込まれ、次のクロック・パルスで転送される。
ステムを提供する。 【構成】送信システム（図示せず）によって、第１のＦ
ＩＦＯ１２にデータが加えられ、書き込み信号が加えら
れる。書き込み信号がアサートされると、クロック信号
の次の立ち上がりエッジにおいて、ＤＡＴＡＩＮのデー
タがＦＩＦＯによって捕捉される。各ＦＩＦＯメモリ
は、あるＦＩＦＯのｎＥＭＰＴＹ信号を後続のＦＩＦＯ
の書き込み端子に接続し、ｎＦＵＬＬ信号を先行ＦＩＦ
Ｏの読み取り端子に接続し、当該ＦＩＦＯのＤＡＴＡＯ
ＵＴを後続のＦＩＦＯのＤＡＴＡＩＮに接続することに
よって縦続接続される。受信システム（図示せず）は、
読み取り信号をアサートし、そのデータ出力からデータ
を読み取ることによって第２の単一段ＦＩＦＯ１６から
データを読み取る。データは１つのクロック・パルスで
書き込まれ、次のクロック・パルスで転送される。
Description
【０００１】
【産業上の利用分野】本発明は、データ通信システムに
関するものである。特に、本発明は、領域境界にまたが
るデータ転送を同期させるシステム及び技法に関するも
のである。
関するものである。特に、本発明は、領域境界にまたが
るデータ転送を同期させるシステム及び技法に関するも
のである。
【０００２】ここでの、本発明の解説は、特定の用途に
関する実施例に関連して行うが、本発明がそれに限定さ
れるものではないという点を理解しておくべきである。
当業者には、その範囲内における修正、用途、及び、実
施例の追加、さらに、本発明が極めて有効な追加分野を
認識するであろう。
関する実施例に関連して行うが、本発明がそれに限定さ
れるものではないという点を理解しておくべきである。
当業者には、その範囲内における修正、用途、及び、実
施例の追加、さらに、本発明が極めて有効な追加分野を
認識するであろう。
【０００３】
【従来の技術】多くのデータ通信用途において、領域境
界にまたがるデジタル・データ転送が必要とされてい
る。これに関して、領域とは、単一クロック信号によっ
て動作するシステムである。従って、領域境界は、異な
るクロック信号で動作する２つのシステムの間の境界で
ある。境界にまたがるデータ転送は、同期が必要であ
り、従って、多少の問題が生じる。
界にまたがるデジタル・データ転送が必要とされてい
る。これに関して、領域とは、単一クロック信号によっ
て動作するシステムである。従って、領域境界は、異な
るクロック信号で動作する２つのシステムの間の境界で
ある。境界にまたがるデータ転送は、同期が必要であ
り、従って、多少の問題が生じる。
【０００４】領域境界にまたがる信頼に足るデータ転送
を実現するための技法の１つは、「速度整合」と呼ばれ
ている。速度整合には、先入れ先出し（ＦＩＦＯ）メモ
リへのデータの瞬時記憶、及び、送信システムと受信シ
ステムの間における制御ポインタの同期通信が必要とさ
れる。ＦＩＦＯは、受信システムがデータを受け入れる
ことが可能になるまでデータを保持するために、遅延バ
ッファの働きをする。
を実現するための技法の１つは、「速度整合」と呼ばれ
ている。速度整合には、先入れ先出し（ＦＩＦＯ）メモ
リへのデータの瞬時記憶、及び、送信システムと受信シ
ステムの間における制御ポインタの同期通信が必要とさ
れる。ＦＩＦＯは、受信システムがデータを受け入れる
ことが可能になるまでデータを保持するために、遅延バ
ッファの働きをする。
【０００５】多くのＦＩＦＯ設計については、当該技術
において既知のところである。従来のリップルＦＩＦＯ
メモリの場合、データは、先入れ先出しフォーマットに
よってパイプライン・メモリに記憶され、ある所定の数
のクロックの後で送り出されることになる。パイプライ
ンＦＩＦＯのデータの記憶可能速度は、データの読み取
り速度に制限される。この「フォール・スルー」遅延
は、ＦＩＦＯの深さに等しい。従って、リップルＦＩＦ
Ｏは、フォール・スルー遅延が大きく、同期の問題を生
じることになりがちである。
において既知のところである。従来のリップルＦＩＦＯ
メモリの場合、データは、先入れ先出しフォーマットに
よってパイプライン・メモリに記憶され、ある所定の数
のクロックの後で送り出されることになる。パイプライ
ンＦＩＦＯのデータの記憶可能速度は、データの読み取
り速度に制限される。この「フォール・スルー」遅延
は、ＦＩＦＯの深さに等しい。従って、リップルＦＩＦ
Ｏは、フォール・スルー遅延が大きく、同期の問題を生
じることになりがちである。
【０００６】別のＦＩＦＯ設計では、データを書き込む
書き込み側と、データを読み取る読み取り側が設けられ
る。このより一般的な設計の場合、メモリに送り込まれ
た、または、メモリから取り出されたデータ量の状況を
掌握するために、各側においてポインタが使われる。デ
ータは、１クロック・サイクルが済むと、供給側から得
られる。この設計は、フォール・スルー遅延を被ること
が少ないが、同期問題は、残存する場合が多い。
書き込み側と、データを読み取る読み取り側が設けられ
る。このより一般的な設計の場合、メモリに送り込まれ
た、または、メモリから取り出されたデータ量の状況を
掌握するために、各側においてポインタが使われる。デ
ータは、１クロック・サイクルが済むと、供給側から得
られる。この設計は、フォール・スルー遅延を被ること
が少ないが、同期問題は、残存する場合が多い。
【０００７】いずれにせよ、こうした速度整合システム
の場合、メモリのサイズつまり深さは重要な考慮事項で
ある。Ｃｒａｎｄａｌｌ他が１９８９年１０月１０日に
出願した、米国特許第４，８７３，７０３号”Ｓｙｎｃ
ｈｒｏｎｉｚｉｎｇ Ｓｙｓｔｅｍ”（同期システム）
には、縦続接続される同期装置の数を選択することによ
って同期信頼度を考慮にいれた、特に有効な速度整合方
式について記載がある。
の場合、メモリのサイズつまり深さは重要な考慮事項で
ある。Ｃｒａｎｄａｌｌ他が１９８９年１０月１０日に
出願した、米国特許第４，８７３，７０３号”Ｓｙｎｃ
ｈｒｏｎｉｚｉｎｇ Ｓｙｓｔｅｍ”（同期システム）
には、縦続接続される同期装置の数を選択することによ
って同期信頼度を考慮にいれた、特に有効な速度整合方
式について記載がある。
【０００８】境界にまたがる制御ポインタの同期通信
は、同期時における危険を除去するため、１度に１ビッ
トの変更しか生じないグレイ・コーディング方式によっ
て実現する。この結果、フリップ・フロップは、各クロ
ック・サイクル毎に、制御ポインタに関連した値を捉え
る同期装置の働きをする。しかし、クロック信号は、も
との信号とは異なる時間領域にあるので、フリップ・フ
ロップのセット・アップ時間またはホールド時間の制限
に違反することになり、フリップ・フロップが準安定状
態になる可能性がある。ここでいっている、セット・ア
ップ時間とはフリップ・フロップにクロック・パルスの
トリガー・エッジを確認させるのに必要な時間である。
は、同期時における危険を除去するため、１度に１ビッ
トの変更しか生じないグレイ・コーディング方式によっ
て実現する。この結果、フリップ・フロップは、各クロ
ック・サイクル毎に、制御ポインタに関連した値を捉え
る同期装置の働きをする。しかし、クロック信号は、も
との信号とは異なる時間領域にあるので、フリップ・フ
ロップのセット・アップ時間またはホールド時間の制限
に違反することになり、フリップ・フロップが準安定状
態になる可能性がある。ここでいっている、セット・ア
ップ時間とはフリップ・フロップにクロック・パルスの
トリガー・エッジを確認させるのに必要な時間である。
【０００９】従って、引用特許では、グレイ・コード化
制御ポインタを備えたＦＩＦＯメモリの利用が教示され
ており、読み取り側と書き込み側のいずれかにおけるフ
リップ・フロップの１つだけしか準安定状態になる可能
性はない。二重同期方式による第２のフリップ・フロッ
プを利用すると、準安定状態になる場合に、フリップ・
フロップが安定状態になるための、１フル・クロック・
サイクルが提供される。「準安定」という用語は、論理
「０」と論理「１」の状態間でサンプリングすることに
よって生じるエラー出力を表わしている。これは、全
て、故障の可能性を減らすのに役立つ。引用特許には、
信頼性に関する同期要件を満たす一方で、不必要なホー
ルド・オフを阻止するための、ＦＩＦＯの正確なサイズ
を決定する方法が教示されている。不必要なホールド・
オフが生じるのは、データ・シンクとデータ・ソースの
速度が一致し、データ・シンクとデータ・ソースのいず
れかが、強制的にデータ転送を（瞬時ではあっても）待
たされる場合である。
制御ポインタを備えたＦＩＦＯメモリの利用が教示され
ており、読み取り側と書き込み側のいずれかにおけるフ
リップ・フロップの１つだけしか準安定状態になる可能
性はない。二重同期方式による第２のフリップ・フロッ
プを利用すると、準安定状態になる場合に、フリップ・
フロップが安定状態になるための、１フル・クロック・
サイクルが提供される。「準安定」という用語は、論理
「０」と論理「１」の状態間でサンプリングすることに
よって生じるエラー出力を表わしている。これは、全
て、故障の可能性を減らすのに役立つ。引用特許には、
信頼性に関する同期要件を満たす一方で、不必要なホー
ルド・オフを阻止するための、ＦＩＦＯの正確なサイズ
を決定する方法が教示されている。不必要なホールド・
オフが生じるのは、データ・シンクとデータ・ソースの
速度が一致し、データ・シンクとデータ・ソースのいず
れかが、強制的にデータ転送を（瞬時ではあっても）待
たされる場合である。
【００１０】要するに、従来のシステムに関しては、３
つの問題がある。第１に、ＦＩＦＯに対する入力セット
・アップ時間は、クロック・スキュー、経路指定による
容量性負荷（ＦＩＦＯのデータ段における）、ファンア
ウトによる容量性負荷、フリップ・フロップに固有のセ
ット・アップ遅延、及び、パッド遅延に依存する。（セ
ット・アップ時間は、クロックのトリガ・エッジが生じ
る前に、データが安定しなければならない時間量であ
る。）これらの大部分は、設計、バッファ、及び、構成
部品の選択によって制御することが可能である。しか
し、ファンアウトによる容量性負荷は、通常、ＦＩＦＯ
のサイズの関数である。ＦＩＦＯが大きくなると、容量
性負荷もそれだけ大きくなり、従って、要求されるセッ
ト・アップ時間要件もそれだけ増大する。
つの問題がある。第１に、ＦＩＦＯに対する入力セット
・アップ時間は、クロック・スキュー、経路指定による
容量性負荷（ＦＩＦＯのデータ段における）、ファンア
ウトによる容量性負荷、フリップ・フロップに固有のセ
ット・アップ遅延、及び、パッド遅延に依存する。（セ
ット・アップ時間は、クロックのトリガ・エッジが生じ
る前に、データが安定しなければならない時間量であ
る。）これらの大部分は、設計、バッファ、及び、構成
部品の選択によって制御することが可能である。しか
し、ファンアウトによる容量性負荷は、通常、ＦＩＦＯ
のサイズの関数である。ＦＩＦＯが大きくなると、容量
性負荷もそれだけ大きくなり、従って、要求されるセッ
ト・アップ時間要件もそれだけ増大する。
【００１１】第２に、ＦＩＦＯからの出力遅延時間は、
クロック・スキュー、経路指定による容量性負荷（ＦＩ
ＦＯのデータ段における）、ファンアウトによる容量性
負荷、及び、フリップ・フロップ、マルチプレクサ（ま
たはトライステート・バス遅延）、及びパッドに固有の
セット・アップ遅延に依存する。これらの大部分は、設
計、バッファ、及び、構成部品の選択によって制御する
ことが可能である。しかし、マルチプレクサまたはトラ
イステート・バス負荷に固有の遅延は、ＦＩＦＯのサイ
ズの関数である。従って、ＦＩＦＯが大きくなると、マ
ルチプレクサを通る時の固有の遅延、あるいは、共用ト
ライステート・バスの遅延もそれだけ長くなる。
クロック・スキュー、経路指定による容量性負荷（ＦＩ
ＦＯのデータ段における）、ファンアウトによる容量性
負荷、及び、フリップ・フロップ、マルチプレクサ（ま
たはトライステート・バス遅延）、及びパッドに固有の
セット・アップ遅延に依存する。これらの大部分は、設
計、バッファ、及び、構成部品の選択によって制御する
ことが可能である。しかし、マルチプレクサまたはトラ
イステート・バス負荷に固有の遅延は、ＦＩＦＯのサイ
ズの関数である。従って、ＦＩＦＯが大きくなると、マ
ルチプレクサを通る時の固有の遅延、あるいは、共用ト
ライステート・バスの遅延もそれだけ長くなる。
【００１２】第３に、ＦＩＦＯの総合動作速度は、通
常、ＦＩＦＯの制御セクションにおける組み合わせ論理
の伝搬遅延と組み合わせたパッド遅延に依存する。大き
なＦＩＦＯの場合、この伝搬遅延は、システム全体の速
度に対するかなりの制限になる。
常、ＦＩＦＯの制御セクションにおける組み合わせ論理
の伝搬遅延と組み合わせたパッド遅延に依存する。大き
なＦＩＦＯの場合、この伝搬遅延は、システム全体の速
度に対するかなりの制限になる。
【００１３】
【発明が解決しようとする課題】従って、本発明の目的
は、最小のエラーで、領域境界にまたがる同期データ転
送を実施するため、さらに改良された当該技術のシステ
ムを提供することにある。
は、最小のエラーで、領域境界にまたがる同期データ転
送を実施するため、さらに改良された当該技術のシステ
ムを提供することにある。
【００１４】
【課題を解決するための手段】本発明によれば、当該技
術におけるこの課題に取り組んで、改良された多段式同
期装置が提供される。本発明の同期装置には、データを
記憶するための第１のメモリ手段と、前記第１のメモリ
手段の出力に接続されて、データを記憶する第２のメモ
リ手段と、前記第２のメモリ手段の出力に接続されて、
データを記憶するための第３のメモリ手段が備えられて
いる。第２のメモリ手段には、複数の多段式先入れ先出
しメモリ装置が備えられている。特定の実施例の場合、
先入れ先出しメモリは、単一段の先入れ先出しメモリに
よって実装される。好適実施例の場合、先入れ先出しメ
モリは、メモリが充填された後の単一クロック・サイク
ルの間に、データの読み取り及び書き込みを可能にする
ように設計されている。これは、当該装置によって発生
する「非満杯」信号に外部読み取り信号を追加すること
によって行われる。
術におけるこの課題に取り組んで、改良された多段式同
期装置が提供される。本発明の同期装置には、データを
記憶するための第１のメモリ手段と、前記第１のメモリ
手段の出力に接続されて、データを記憶する第２のメモ
リ手段と、前記第２のメモリ手段の出力に接続されて、
データを記憶するための第３のメモリ手段が備えられて
いる。第２のメモリ手段には、複数の多段式先入れ先出
しメモリ装置が備えられている。特定の実施例の場合、
先入れ先出しメモリは、単一段の先入れ先出しメモリに
よって実装される。好適実施例の場合、先入れ先出しメ
モリは、メモリが充填された後の単一クロック・サイク
ルの間に、データの読み取り及び書き込みを可能にする
ように設計されている。これは、当該装置によって発生
する「非満杯」信号に外部読み取り信号を追加すること
によって行われる。
【００１５】多段ＦＩＦＯメモリの各側に単一段ＦＩＦ
Ｏメモリを設けることによって、より早い動作速度で、
セット・アップ時間及び出力遅延を短縮することが可能
になる。
Ｏメモリを設けることによって、より早い動作速度で、
セット・アップ時間及び出力遅延を短縮することが可能
になる。
【００１６】
【実施例】次に、本発明の有利な教示を開示するため、
添付の図面に関連して、例示の実施態様及び典型的な応
用例の解説を行うことにする。
添付の図面に関連して、例示の実施態様及び典型的な応
用例の解説を行うことにする。
【００１７】上述のように、米国特許第４，８７３，７
０３号には、縦続接続される同期装置の数を選択するこ
とによって同期の信頼度を考慮にいれた、特に有利な速
度整合方式が解説されている。当該システムでは、Ｎワ
ードの多段ＦＩＦＯを利用して、独立した時間領域内で
動作する２つの非相関システムの間におけるデータ通信
の同期を行う。
０３号には、縦続接続される同期装置の数を選択するこ
とによって同期の信頼度を考慮にいれた、特に有利な速
度整合方式が解説されている。当該システムでは、Ｎワ
ードの多段ＦＩＦＯを利用して、独立した時間領域内で
動作する２つの非相関システムの間におけるデータ通信
の同期を行う。
【００１８】本教示によれば、Ｎワード多段ＦＩＦＯの
代わりに、２つの単一段ＦＩＦＯと、Ｎ−２段の多段Ｆ
ＩＦＯから成る構成が用いられる。図１ａは、本発明の
改良されたＮワードＦＩＦＯに接続される信号を表わし
た概略ブロック図である。図１ｂは、本発明の改良され
た多段ＦＩＦＯ設計を表わした略ブロック図である。改
良されたＦＩＦＯ１０は、縦続接続された、第１と第２
の単一段同期ＦＩＦＯ１２及び１４と、Ｎ−２段の多段
非同期ＦＩＦＯ１４によって実装される。本好適実施例
では、第１と第２の単一段ＦＩＦＯは、さらに詳細に後
述するように構成される。多段ＦＩＦＯ１４は、Ｃｒａ
ｎｄａｌｌ他に対する上述の特許の教示に基づいて実現
される。
代わりに、２つの単一段ＦＩＦＯと、Ｎ−２段の多段Ｆ
ＩＦＯから成る構成が用いられる。図１ａは、本発明の
改良されたＮワードＦＩＦＯに接続される信号を表わし
た概略ブロック図である。図１ｂは、本発明の改良され
た多段ＦＩＦＯ設計を表わした略ブロック図である。改
良されたＦＩＦＯ１０は、縦続接続された、第１と第２
の単一段同期ＦＩＦＯ１２及び１４と、Ｎ−２段の多段
非同期ＦＩＦＯ１４によって実装される。本好適実施例
では、第１と第２の単一段ＦＩＦＯは、さらに詳細に後
述するように構成される。多段ＦＩＦＯ１４は、Ｃｒａ
ｎｄａｌｌ他に対する上述の特許の教示に基づいて実現
される。
【００１９】２つの非相関クロック（Ａ及びＢ）が、各
ＦＩＦＯのポインタをリセットするリセット(ｎＲＥＳ
ＥＴ）信号と共に、システム１０に加えられる。送信シ
ステム（図示せず）によって、第１のＦＩＦＯ１２にデ
ータが加えられる。次に、送信システムによって、その
クロック（例えば、クロックＡ）に対してセット・アッ
プされる書き込み信号が加えられる。書き込み信号がア
サートされると、当該クロック信号の次の立ち上がりエ
ッジにおいて、ＤＡＴＡＩＮバスのデータが、ＦＩＦＯ
によって捕捉される。各ＦＩＦＯメモリは、あるＦＩＦ
Ｏの「非空」（ｎＥＭＰＴＹ）信号を後続のＦＩＦＯの
書き込み端子に接続し、「非満杯」（ｎＦＵＬＬ）信号
を先行ＦＩＦＯの読み取り端子に接続し、当該ＦＩＦＯ
のデータ出力端子（ＤＡＴＡＯＵＴ）を後続のＦＩＦＯ
のデータ入力端子（ＤＡＴＡＩＮ）に接続することによ
って、縦続接続される。受信システム（図示せず）は、
読み取り信号をアサートし、そのデータ出力端子からデ
ータを読み取ることによって、第２の単一段ＦＩＦＯ１
６からデータを読み取る。データは、１つのクロック・
パルスで書き込まれ、次のクロック・パルスで転送され
る。
ＦＩＦＯのポインタをリセットするリセット(ｎＲＥＳ
ＥＴ）信号と共に、システム１０に加えられる。送信シ
ステム（図示せず）によって、第１のＦＩＦＯ１２にデ
ータが加えられる。次に、送信システムによって、その
クロック（例えば、クロックＡ）に対してセット・アッ
プされる書き込み信号が加えられる。書き込み信号がア
サートされると、当該クロック信号の次の立ち上がりエ
ッジにおいて、ＤＡＴＡＩＮバスのデータが、ＦＩＦＯ
によって捕捉される。各ＦＩＦＯメモリは、あるＦＩＦ
Ｏの「非空」（ｎＥＭＰＴＹ）信号を後続のＦＩＦＯの
書き込み端子に接続し、「非満杯」（ｎＦＵＬＬ）信号
を先行ＦＩＦＯの読み取り端子に接続し、当該ＦＩＦＯ
のデータ出力端子（ＤＡＴＡＯＵＴ）を後続のＦＩＦＯ
のデータ入力端子（ＤＡＴＡＩＮ）に接続することによ
って、縦続接続される。受信システム（図示せず）は、
読み取り信号をアサートし、そのデータ出力端子からデ
ータを読み取ることによって、第２の単一段ＦＩＦＯ１
６からデータを読み取る。データは、１つのクロック・
パルスで書き込まれ、次のクロック・パルスで転送され
る。
【００２０】図２は、本発明の改良型同期装置の動作を
示すタイミング図である。データ転送は、クロック・パ
ルスの立ち上がりエッジで起こる。ＤＡＴＡＡＢは、第
１のＦＩＦＯ１２から第２のＦＩＦＯ１４へのデータ転
送を表わしている。ＤＡＴＡＢＣは、第２のＦＩＦＯ１
４から第３のＦＩＦＯ１６へのデータ転送を表わしてい
る。ＤＡＶＡＢは、データが第１のＦＩＦＯ１２から第
２のＦＩＦＯ１４に対して有効であることを意味してい
る。同様に、ＤＡＶＢＣは、データが第２のＦＩＦＯ１
４から第３のＦＩＦＯ１６に対して有効であることを意
味している。ＲＦＤ表示は、データの準備が整った状態
を表わしている。この信号は、図１ｂに示すＦＩＦＯ間
のライン上に示されている。
示すタイミング図である。データ転送は、クロック・パ
ルスの立ち上がりエッジで起こる。ＤＡＴＡＡＢは、第
１のＦＩＦＯ１２から第２のＦＩＦＯ１４へのデータ転
送を表わしている。ＤＡＴＡＢＣは、第２のＦＩＦＯ１
４から第３のＦＩＦＯ１６へのデータ転送を表わしてい
る。ＤＡＶＡＢは、データが第１のＦＩＦＯ１２から第
２のＦＩＦＯ１４に対して有効であることを意味してい
る。同様に、ＤＡＶＢＣは、データが第２のＦＩＦＯ１
４から第３のＦＩＦＯ１６に対して有効であることを意
味している。ＲＦＤ表示は、データの準備が整った状態
を表わしている。この信号は、図１ｂに示すＦＩＦＯ間
のライン上に示されている。
【００２１】動作時、書き込み信号がアサートされる
（ハイになる）と、データは、ＤＡＴＡＩＮラインに与
えられ、次のクロック・パルスの立ち上がりエッジにお
いて、第１のデータ・パケットＤＡＴＡ０が、第１のＦ
ＩＦＯ１２によって捕捉される。これは、書き込み信号
上の点及びＤＡＴＡＩＮライン上のアスタリスク（＊）
によって表示される。この第１のデータ・パケットも、
同時に、第２のＦＩＦＯ１４に対して有効になるので、
ＤＡＶＡＢ信号及びｎＥＭＰＴＹ信号がハイになるとい
う点に留意されたい。この有利な高速でロー・ホールド
・オフな動作モードは、さらに詳細に後述することにな
る、独特な単一段ＦＩＦＯ設計によって可能になる。
（ハイになる）と、データは、ＤＡＴＡＩＮラインに与
えられ、次のクロック・パルスの立ち上がりエッジにお
いて、第１のデータ・パケットＤＡＴＡ０が、第１のＦ
ＩＦＯ１２によって捕捉される。これは、書き込み信号
上の点及びＤＡＴＡＩＮライン上のアスタリスク（＊）
によって表示される。この第１のデータ・パケットも、
同時に、第２のＦＩＦＯ１４に対して有効になるので、
ＤＡＶＡＢ信号及びｎＥＭＰＴＹ信号がハイになるとい
う点に留意されたい。この有利な高速でロー・ホールド
・オフな動作モードは、さらに詳細に後述することにな
る、独特な単一段ＦＩＦＯ設計によって可能になる。
【００２２】次のクロック・パルスの立ち上がりエッジ
において、次のデータ・パケット（ＤＡＴＡ１）は、第
１のメモリ１２によって捕捉され、第１のデータ・パケ
ット（ＤＡＴＡ０）は、第１のＦＩＦＯ１２から第２の
ＦＩＦＯ１４に転送され、以下同様に動作する。本発明
のＦＩＦＯ１０は、３つのＦＩＦＯによって実装される
ので、データが通過するのに３クロック・サイクルが必
要になることに注意されたい。
において、次のデータ・パケット（ＤＡＴＡ１）は、第
１のメモリ１２によって捕捉され、第１のデータ・パケ
ット（ＤＡＴＡ０）は、第１のＦＩＦＯ１２から第２の
ＦＩＦＯ１４に転送され、以下同様に動作する。本発明
のＦＩＦＯ１０は、３つのＦＩＦＯによって実装される
ので、データが通過するのに３クロック・サイクルが必
要になることに注意されたい。
【００２３】次のクロックの立ち上がりエッジにおい
て、受信システムによって、読み取り信号がアサートさ
れた後、データが有効であれば、第３のＦＩＦＯ１６の
データ出力端子から出力データが読み取られる。
て、受信システムによって、読み取り信号がアサートさ
れた後、データが有効であれば、第３のＦＩＦＯ１６の
データ出力端子から出力データが読み取られる。
【００２４】図３ａは、本発明の改良された単一段ＦＩ
ＦＯに接続される信号を表わしたブロック図である。図
３ｂは、本発明の改良された単一段ＦＩＦＯの概略図で
ある。実際には、本発明の有利な動作は、単一段ＦＩＦ
Ｏの代わりに、２段ＦＩＦＯを用いることによって実現
することができる。しかし、性能は、第１と第２のＦＩ
ＦＯのサイズが増すにつれて、低下する可能性がある。
単一段ＦＩＦＯ１２及び１６には、それぞれ、データ入
力ライン（ＤＡＴＡＩＮ）及び出力ライン（ＤＡＴＡＯ
ＵＴ）に接続された１ワード・レジスタ２０、ｎＦＵＬ
Ｌ信号を発生するための第１の回路２２、及び、ｎＥＭ
ＰＴＹ信号を発生するための第２の回路２３が備えられ
ている。当業者には明らかなように、第１のＦＩＦＯが
「ｎ」段ＦＩＦＯとして実装される従来のシステムの場
合、レジスタ２０は、「ｎ」段レジスタである。単一段
ＦＩＦＯの代わりに多段ＦＩＦＯを用いると、ファンア
ウトによるさらに大きい容量が生じる可能性がある。送
信システムからの書き込み信号は、第１の回路２２にお
ける第１のＮＡＮＤゲート２４によって受信され、この
ゲートには、さらに詳細に後述することになる方法で発
生するｎＦＵＬＬ信号が加えられる第２の入力が設けら
れている。ＮＡＮＤゲートの出力は、１ワード・レジス
タ２０にロード信号を供給する。ＮＡＮＤゲートの出力
は、又、第１の排他的ＯＲ（ＸＯＲ）ゲート２６にも入
力される。第１のＸＯＲゲート２６の出力は、Ｄフリッ
プ・フロップ２８のＤ入力とに供給され、当該フリップ
・フロップのＱバーの出力は、送り返されて、第１のＸ
ＯＲゲート２６の第２の入力として供給される。当業者
は、このＸＯＲ Ｄフリップ・フロップの組み合わせを
従来のＴフロップとして認識するであろう。フリップ・
フロップ２８のＱ出力は、排他的ＮＯＲ（ＸＮＯＲ）ゲ
ート３０に第１の入力を供給する。ＸＮＯＲゲート３０
に対する第２の入力は、第２の回路２３の一部をなす第
２のＤフリップ・フロップ３８のＱ出力によって供給さ
れる。
ＦＯに接続される信号を表わしたブロック図である。図
３ｂは、本発明の改良された単一段ＦＩＦＯの概略図で
ある。実際には、本発明の有利な動作は、単一段ＦＩＦ
Ｏの代わりに、２段ＦＩＦＯを用いることによって実現
することができる。しかし、性能は、第１と第２のＦＩ
ＦＯのサイズが増すにつれて、低下する可能性がある。
単一段ＦＩＦＯ１２及び１６には、それぞれ、データ入
力ライン（ＤＡＴＡＩＮ）及び出力ライン（ＤＡＴＡＯ
ＵＴ）に接続された１ワード・レジスタ２０、ｎＦＵＬ
Ｌ信号を発生するための第１の回路２２、及び、ｎＥＭ
ＰＴＹ信号を発生するための第２の回路２３が備えられ
ている。当業者には明らかなように、第１のＦＩＦＯが
「ｎ」段ＦＩＦＯとして実装される従来のシステムの場
合、レジスタ２０は、「ｎ」段レジスタである。単一段
ＦＩＦＯの代わりに多段ＦＩＦＯを用いると、ファンア
ウトによるさらに大きい容量が生じる可能性がある。送
信システムからの書き込み信号は、第１の回路２２にお
ける第１のＮＡＮＤゲート２４によって受信され、この
ゲートには、さらに詳細に後述することになる方法で発
生するｎＦＵＬＬ信号が加えられる第２の入力が設けら
れている。ＮＡＮＤゲートの出力は、１ワード・レジス
タ２０にロード信号を供給する。ＮＡＮＤゲートの出力
は、又、第１の排他的ＯＲ（ＸＯＲ）ゲート２６にも入
力される。第１のＸＯＲゲート２６の出力は、Ｄフリッ
プ・フロップ２８のＤ入力とに供給され、当該フリップ
・フロップのＱバーの出力は、送り返されて、第１のＸ
ＯＲゲート２６の第２の入力として供給される。当業者
は、このＸＯＲ Ｄフリップ・フロップの組み合わせを
従来のＴフロップとして認識するであろう。フリップ・
フロップ２８のＱ出力は、排他的ＮＯＲ（ＸＮＯＲ）ゲ
ート３０に第１の入力を供給する。ＸＮＯＲゲート３０
に対する第２の入力は、第２の回路２３の一部をなす第
２のＤフリップ・フロップ３８のＱ出力によって供給さ
れる。
【００２５】第２の回路２３は、そこへの第１の入力と
して、受信システムから読み取り信号を受信する第２の
ＮＡＮＤゲート３４を備える。第２のＮＡＮＤゲート３
４に対する第２の入力は、さらに詳細に後述するやり方
で、ｎＥＭＰＴＹ信号によって与えられる。第２のＮＡ
ＮＤゲート３４の出力は、第２の排他的ＯＲゲート３６
に第１の入力を加え、該ゲート３６は、さらに、第２の
Ｄフリップ・フロップ３８に対してＤ入力を与える。第
１と第２のフリップ・フロップ２８及び３８のＱ出力
は、それぞれ、ＸＮＯＲゲート３０及び第３のＸＯＲゲ
ート４０に対して第１と第２の入力を与える。第３のＸ
ＯＲゲート４０は、ｎＥＭＰＴＹ信号を供給する。ＸＮ
ＯＲゲート３０の出力及び読み取り信号は、ＯＲゲート
３２に入力され、その出力は、ｎＦＵＬＬ信号を送り出
す。
して、受信システムから読み取り信号を受信する第２の
ＮＡＮＤゲート３４を備える。第２のＮＡＮＤゲート３
４に対する第２の入力は、さらに詳細に後述するやり方
で、ｎＥＭＰＴＹ信号によって与えられる。第２のＮＡ
ＮＤゲート３４の出力は、第２の排他的ＯＲゲート３６
に第１の入力を加え、該ゲート３６は、さらに、第２の
Ｄフリップ・フロップ３８に対してＤ入力を与える。第
１と第２のフリップ・フロップ２８及び３８のＱ出力
は、それぞれ、ＸＮＯＲゲート３０及び第３のＸＯＲゲ
ート４０に対して第１と第２の入力を与える。第３のＸ
ＯＲゲート４０は、ｎＥＭＰＴＹ信号を供給する。ＸＮ
ＯＲゲート３０の出力及び読み取り信号は、ＯＲゲート
３２に入力され、その出力は、ｎＦＵＬＬ信号を送り出
す。
【００２６】動作時、リセット信号が供給されて、デー
タに対するポインタの働きをする、第１と第２のフリッ
プ・フロップ２８及び３８がリセットされる。書き込み
信号が、送信システムによって供給される。ゆえに、レ
ジスタ２０が空のため、ｎＦＵＬＬ信号はハイになり、
ＮＡＮＤゲート２４の出力はローになる。この結果、レ
ジスタ２０は、次のクロック・パルスの立ち上がりエッ
ジにおいてデータをロードすることが可能になる。加え
て、第１のＸＯＲゲート２６によって、第１のＮＡＮＤ
ゲート２４のローの出力と第１のフリップ・フロップ２
８のハイのＱバー出力が組み合わせられる。これによっ
て、第１のＸＯＲゲート２６の出力は、ハイになり、第
１のフリップ・フロップ２８がトリガされて、レジスタ
２０においてデータが有効であることを示す書き込みポ
インタが与えられる。
タに対するポインタの働きをする、第１と第２のフリッ
プ・フロップ２８及び３８がリセットされる。書き込み
信号が、送信システムによって供給される。ゆえに、レ
ジスタ２０が空のため、ｎＦＵＬＬ信号はハイになり、
ＮＡＮＤゲート２４の出力はローになる。この結果、レ
ジスタ２０は、次のクロック・パルスの立ち上がりエッ
ジにおいてデータをロードすることが可能になる。加え
て、第１のＸＯＲゲート２６によって、第１のＮＡＮＤ
ゲート２４のローの出力と第１のフリップ・フロップ２
８のハイのＱバー出力が組み合わせられる。これによっ
て、第１のＸＯＲゲート２６の出力は、ハイになり、第
１のフリップ・フロップ２８がトリガされて、レジスタ
２０においてデータが有効であることを示す書き込みポ
インタが与えられる。
【００２７】読み取り側における動作は、本質的には同
様で、第２のフリップ・フロップ３８が読み取りポイン
タを提供する。２つのポインタの出力は、第３のＸＯＲ
ゲート４０によって比較される。これらのポインタが同
じならば、第３のＸＯＲゲート４０の出力はローにな
り、レジスタ２０が空であることを示す。ポインタが等
しくなければ、第３のＸＯＲゲート４０の出力はハイに
なり、レジスタ２０が空でないことを示す。
様で、第２のフリップ・フロップ３８が読み取りポイン
タを提供する。２つのポインタの出力は、第３のＸＯＲ
ゲート４０によって比較される。これらのポインタが同
じならば、第３のＸＯＲゲート４０の出力はローにな
り、レジスタ２０が空であることを示す。ポインタが等
しくなければ、第３のＸＯＲゲート４０の出力はハイに
なり、レジスタ２０が空でないことを示す。
【００２８】同様の比較が、ＸＮＯＲゲート３０によっ
て行われる。ＸＮＯＲゲートの反転出力は、本質的に、
読み取りポインタに「１」を加えることができるように
する。（同様に、ＦＩＦＯ１２、１６が２段ＦＩＦＯと
して実施される場合は、「２」が加えられる。）読み取
り信号と２つのポインタの比較の補数を組み合わせるこ
とによって、ＦＩＦＯ１２、１６は、受信システムが読
み取りを行おうとしている場合、次のサイクルにおける
書き込みを可能にする。この結果、単一段ＦＩＦＯは、
不必要なホールド・オフを伴わずに機能するので、それ
を利用することによって、システムの性能を向上させる
ことが可能になる。
て行われる。ＸＮＯＲゲートの反転出力は、本質的に、
読み取りポインタに「１」を加えることができるように
する。（同様に、ＦＩＦＯ１２、１６が２段ＦＩＦＯと
して実施される場合は、「２」が加えられる。）読み取
り信号と２つのポインタの比較の補数を組み合わせるこ
とによって、ＦＩＦＯ１２、１６は、受信システムが読
み取りを行おうとしている場合、次のサイクルにおける
書き込みを可能にする。この結果、単一段ＦＩＦＯは、
不必要なホールド・オフを伴わずに機能するので、それ
を利用することによって、システムの性能を向上させる
ことが可能になる。
【００２９】図４は、本発明の有利なＦＩＦＯ設計の働
きを示すタイミング図である。ここでも、全ての変化
は、クロックの立ち上がりエッジに関連して起こり、ア
スタリスク（＊）は、実際にワードが記憶されるのを表
わしている。
きを示すタイミング図である。ここでも、全ての変化
は、クロックの立ち上がりエッジに関連して起こり、ア
スタリスク（＊）は、実際にワードが記憶されるのを表
わしている。
【００３０】書き込み信号がアサートされ、データがデ
ータ入力バスに送り出されると、データは次のクロック
・パルスにおいて、ＦＩＦＯによって捕捉され、レジス
タ２０に記憶される。この時点で、ｎＥＭＰＴＹ信号は
ハイになり、ｎＦＵＬＬ信号はローになる。もしここ
で、読み取り信号がアサートされるならば、ｎＦＵＬＬ
信号は、非同期的にハイになり、次のクロック・パルス
において、データが読み取られる限りは、たとえ次のク
ロック・パルスでデータが書き込まれる時でも、データ
を出力することが可能になる。上述のように、本ＦＩＦ
Ｏ設計の独特で有利な特徴は、読み取り信号を非満杯を
示す信号と組み合わせることによって得られる。その後
は、ｎＦＵＬＬ信号は、ハイ状態に戻り、動作は続行さ
れる。
ータ入力バスに送り出されると、データは次のクロック
・パルスにおいて、ＦＩＦＯによって捕捉され、レジス
タ２０に記憶される。この時点で、ｎＥＭＰＴＹ信号は
ハイになり、ｎＦＵＬＬ信号はローになる。もしここ
で、読み取り信号がアサートされるならば、ｎＦＵＬＬ
信号は、非同期的にハイになり、次のクロック・パルス
において、データが読み取られる限りは、たとえ次のク
ロック・パルスでデータが書き込まれる時でも、データ
を出力することが可能になる。上述のように、本ＦＩＦ
Ｏ設計の独特で有利な特徴は、読み取り信号を非満杯を
示す信号と組み合わせることによって得られる。その後
は、ｎＦＵＬＬ信号は、ハイ状態に戻り、動作は続行さ
れる。
【００３１】このように、特定の用途における特定の実
施例に関連した、本発明を開示してきた。当業者は、そ
の範囲内における修正、用途、及び、実施例の追加が明
らかであることは容易に認識できよう。従って、本発明
の請求の範囲は、本発明の範囲内におけるこうした任意
の、及び、全ての用途、修正、及び、実施例を包含する
ものである。
施例に関連した、本発明を開示してきた。当業者は、そ
の範囲内における修正、用途、及び、実施例の追加が明
らかであることは容易に認識できよう。従って、本発明
の請求の範囲は、本発明の範囲内におけるこうした任意
の、及び、全ての用途、修正、及び、実施例を包含する
ものである。
【００３２】
【発明の効果】以上のように、本発明を用いると、エラ
ーを減少させ、領域境界にまたがる同期データ転送を実
施するための、改良されたＦＩＦＯシステムを提供する
ことができる。
ーを減少させ、領域境界にまたがる同期データ転送を実
施するための、改良されたＦＩＦＯシステムを提供する
ことができる。
【図１ａ】本発明の改良型ＮワードＦＩＦＯに接続され
る信号を表わしたブロック図である。
る信号を表わしたブロック図である。
【図１ｂ】本発明の改良型多段ＦＩＦＯ設計を表わした
概略ブロック図である。
概略ブロック図である。
【図２】本発明の改良型多段ＦＩＦＯの動作を表わした
タイミング図である。
タイミング図である。
【図３ａ】本発明の改良型単一段ＦＩＦＯに接続される
信号を表わしたブロック図である。
信号を表わしたブロック図である。
【図３ｂ】本発明の改良型単一段ＦＩＦＯの概略ブロッ
ク図である。
ク図である。
【図４】本発明の有利な単一段ＦＩＦＯ設計の働きを示
すタイミング図である。
すタイミング図である。
１０：改良型ＦＩＦＯ １２：第１のＦＩＦＯ １４：第２のＦＩＦＯ １６：第３のＦＩＦＯ
Claims (11)
- 【請求項１】次の（ａ）ないし（ｃ）を有する多段式同
期装置： （ａ）データを記憶するための第１のメモリ手段； （ｂ）データを記憶するために前記第１のメモリ手段の
出力に接続された第２のメモリ手段：前記第２のメモリ
手段は複数の多段式先入れ先出しメモリ装置を備える； （ｃ）データを記憶するために前記第２のメモリ手段の
出力に接続された第３のメモリ手段。 - 【請求項２】請求項１記載の装置において、前記第１の
メモリ手段が第１の単一段先入れ先出しメモリを備える
ことを特徴とする多段式同期装置。 - 【請求項３】請求項２記載の装置において、第３のメモ
リ手段が第２の単一段先入れ先出しメモリを備えること
を特徴とする多段式同期装置。 - 【請求項４】請求項３記載の装置において、前記第１と
第３の先入れ先出しメモリが各々、データ格納要素と１
クロック・サイクル中に前記データ格納要素から読み取
られ、書き込まれることが可能な手段を備えることを特
徴とする多段式同期装置。 - 【請求項５】請求項４記載の装置において、１クロック
・サイクル中に前記データ格納要素から読み取られ、書
き込まれることが可能な前記手段が、書き込み信号とク
ロック信号に応じて「非満杯」信号を発生し、前記デー
タ格納要素の格納状態を表示する第１の手段を備えるこ
とを特徴とする多段式同期装置。 - 【請求項６】請求項５記載の装置において、１クロック
・サイクルで前記データ格納要素から読み取られ、書き
込まれることが可能な前記手段が前記読み取り信号と前
記「非満杯」信号を組み合わせた手段を備えることを特
徴とする多段式同期装置。 - 【請求項７】請求項６記載の装置において、前記読み取
リ信号と前記「非満杯」信号を組み合わせる手段がＯＲ
ゲートを備えることを特徴とする多段式同期装置。 - 【請求項８】請求項４記載の装置において、１クロック
・サイクル中に前記データ格納要素から読み取られ、書
き込まれることが可能な前記装置が、更に、前記クロッ
ク信号と読み取り信号に応じて前記データ格納要素に
「非空」信号を発生する第２の手段を有することを特徴
とする多段式同期装置。 - 【請求項９】次の（ａ）ないし（ｃ）を有する同期装置
に使われる単一段先入れ先出しメモリ： （ａ）データ格納要素； （ｂ）書き込み信号とクロック信号に応じて「非満杯」
信号を発生することで、前記データ格納要素の格納状態
を示す第１の手段； （ｃ）読み取り信号と前記「非満杯」信号を組み合わせ
て、１クロック・サイクル中に、前記メモリから読み取
られ、書き込まれることが可能な信号を発生する手段。 - 【請求項１０】請求項９記載のメモリにおいて、更に、
前記クロック信号と読み取り信号により、前記データ格
納要素に「非満杯」信号を発生する第２の手段を備える
ことを特徴とする単一段先入れ先出しメモリ。 - 【請求項１１】請求項９記載のメモリにおいて、前記読
み取り信号を前記「非満杯」信号と組み合わせるため
に、前記第１の手段によって供給される第１の入力と前
期読み取り信号によって供給される第２の入力を有する
ＯＲゲートを備える手段を有することを特徴とする単一
段先入れ先出しメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US256793A | 1993-01-11 | 1993-01-11 | |
| US002,567 | 1993-01-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06259225A true JPH06259225A (ja) | 1994-09-16 |
| JP3645584B2 JP3645584B2 (ja) | 2005-05-11 |
Family
ID=21701382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01315094A Expired - Fee Related JP3645584B2 (ja) | 1993-01-11 | 1994-01-11 | データ転送同期装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5809521A (ja) |
| EP (1) | EP0606600B1 (ja) |
| JP (1) | JP3645584B2 (ja) |
| CA (1) | CA2106271C (ja) |
| DE (1) | DE69332401T2 (ja) |
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| JP2005321933A (ja) * | 2004-05-07 | 2005-11-17 | Fuji Xerox Co Ltd | データ入出力装置およびデータ入出力方法 |
| JP2011227919A (ja) * | 2000-06-09 | 2011-11-10 | Trustees Of Columbia Univ In The City Of New York | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
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