JP2011227919A - 混合された非同期および同期システム用少待ち時間fifo回路 - Google Patents
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Abstract
【解決手段】FIFO回路100は、送り側時間領域にしたがって動作するように構成されたプットインタフェース10と、受け側時間領域にしたがって動作するように構成されたゲットインタフェース20とを含む。FIFO回路100は、レジスタと、セルの状態を示す状態コントローラとを有するセル170のアレイを含む。各々のセル170は、プットトークン通過回路およびプットコントローラ回路176を含む、送り側時間領域にしたがって動作するように構成されたプット構成要素部分も有する。各々のセル170は、ゲットトークン通過回路およびゲットコントローラ回路178を含む、受け側時間領域にしたがって動作するように構成されたゲット構成要素部分を有する。
【選択図】図6
Description
本願は、全体的な参照によってここに含まれる2000年6月9日に出願された“混合クロックシステム用少待ち時間FIFO”という表題の米国仮特許出願番号60/210642に対して優先権を請求する。
種々のFIFO回路設計の性能を評価するために、好例のFIFO回路100、200、300、500、600および700の各々をシミュレートした。各々のFIFO回路を、市販のツールと学術的なツールの双方を使用してシミュレートした。前記設計を、ライブラリおよびカスタム回路の双方を使用して構築し、ケイデンスHSPICEを使用してシミュレートした。バーストモードコントローラを、ミニマリスト(ミニマリストは、R.フーラー他“ミニマリスト:バーストモード非同期マシーンの組み立て、検証および試験可能性に関する環境”、CUCS−020−99、1999年においてより詳細に説明されており、この文献は、その全体における参照によってここに含まれる)を使用して組み立て、前記ペトリネットコントローラを、ペトリフィ(ペトリフィは、J.コータデラ他、“ペトリフィ:非同期コントローラの同時仕様および組み立てを操作するツール”、IEICE情報およびシステムにおける処理、Vol.E80−D、ナンバー3、315−325ページ、1997年3月においてより詳細に説明されており、この文献は、その全体における参照によってここに含まれる)を使用して組み立てた。前記FIFO回路設計を、0.6μHP CMOS技術において、3.3Vおよび300Kにおいてシミュレートした。
Claims (3)
- 第1クロック信号によって制御される送り側サブシステムから、第2クロック信号によって制御される受け側サブシステムへのデータ項目の伝送を調和させる回路において、前記データ項目の伝送が前記送り側サブシステムと前記受け側サブシステムとの間の遅延を受け、該回路が、
前記送り側サブシステムに取り付けられ、プットデータバスにおける前記データ項目を転送し、第1動作プロトコルを有するリレー局の第1チェーンと、
前記受け側サブシステムに取り付けられ、ゲットデータバスにおける前記データ項目を受け、第2動作プロトコルを有するリレー局の第2チェーンと、
前記第1クロック信号および第2クロック信号を受け、前記データ項目を前記リレー局の第1チェーンから前記リレー局の第2チェーンへ、前記リレー局の第1チェーンの動作プロトコルと前記リレー局の第2チェーンのプロトコルとにしたがって伝送する混合クロックリレー局と、を含み、
前記混合クロックリレー局は、
セルのアレイと、
前記セルのアレイにおける予め決められた数より少ない連続的なセルが空状態である場合に示される前記第1クロック信号と同期したフル信号を供給するフル検出器と、
フル信号が示されない場合、前記第1クロック信号の各々のクロックサイクルにおいてデータ項目をエンキューすることができるように構成されたプットコントローラと、
予め決められた数より少ない連続的なセルがフル状態である場合に示される前記第2クロック信号と同期した空制御信号を供給する空検出器と、
前記混合クロック局に接続された前記リレー局の第2チェーンのリレー局から停止信号を受けるように構成され、前記空信号が示されず、前記停止信号が示されない場合、前記第2クロック信号の各々のクロックサイクルにおいてデータ項目のデキューができるように構成されたゲットコントローラとを具えることを特徴とする回路。 - 非同期送り側サブシステムからクロック信号によって制御された同期受け側サブシステムへのデータ項目の伝送を調和させる回路において、前記データ項目の伝送が、前記送り側サブシステムと受け側サブシステムとの間の遅延を受け、該回路が、
前記送り側サブシステムに取り付けられ、プットデータバスにおけるデータ項目を転送し、非同期動作プロトコルを有するリレー局の第1チェーンと、
前記受け側サブシステムに取り付けられ、ゲットデータバスにおけるデータ項目を受け、同期動作プロトコルを有するリレー局の第2チェーンと、
前記クロック信号を受け、前記データ項目を前記リレー局の第1チェーンから前記リレー局の第2チェーンへ、前記リレー局の第1チェーンの非同期プロトコルと前記リレー局の第2チェーンの同期プロトコルとにしたがって伝送する混合クロックリレー局とを具え、前記混合クロックリレー局が、
セルのアレイと、
予め決められた数より少ない連続的なセルがフル状態である場合に示される、前記第2クロック信号と同期した空制御信号を発生する空検出器と、
該混合クロックリレー局に接続された前記リレー局の第2チェーンのリレー局から停止信号を受けるように構成され、前記空信号が示されず、前記停止信号が示されない場合、前記第2クロック信号の各々のクロックサイクルにおいて、データ項目のデキューを可能にするように構成されたゲットコントローラとを具えることを特徴とする回路。 - クロック信号によって制御される同期送り側サブシステムから非同期受け側サブシステムへのデータ項目の伝送を調和させる回路において、前記データ項目の伝送が前記送り側サブシステムと前記受け側サブシステムとの間の遅延を受け、該回路が、
前記送り側サブシステムに取り付けられ、前記データ項目をプットデータバスに伝送し、同期動作プロトコルを有し、有効信号を供給するリレー局の第1チェーンと、
前記受け側サブシステムに取り付けられ、ゲットデータバスにおいて前記データ項目を受け、非同期動作プロトコルを有するリレー局の第2チェーンと、
前記クロック信号を受け、前記データ項目を前記リレー局の第1チェーンから前記リレー局の第2チェーンへ、前記リレー局の第1チェーンの同期動作プロトコルと前記リレー局の第2チェーンの非同期動作プロトコルとにしたがって伝送するリレー局とを具え、前記リレー局が、
セルのアレイと、
前記セルのアレイにおける予め決められた数より少ない連続的なセルが空状態である場合に示される前記第1クロック信号と同期したフル信号を発生するフル検出器と、
フル信号が示されず、前記有効信号が示される場合、前記第1クロック信号の各々のクロックサイクルにおいてデータ項目のエンキューを可能にするように構成されたプットコントローラとを具えることを特徴とする回路。
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