JP4730051B2 - 半導体ディジタル回路、ｆｉｆｏバッファ回路及びそれらに用いるデータ受け渡し方法 - Google Patents

Description

本発明は半導体ディジタル回路、ＦＩＦＯバッファ回路及びそれらに用いるデータ受け渡し方法に関し、特に異なる動作クロックの２つの回路領域間におけるデータの受け渡しを行うＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファ回路に関する。

異なる動作クロック領域間においてデータの受け渡しを行う方法として、ＦＩＦＯバッファ回路を用いることが一般的に行われている。このデータ受け渡し方法としては、例えば、２つの動作クロック領域をまたがるようにバッファを配置し、バッファの書込み側の制御回路が入力側領域に、バッファの読出し側の制御回路が出力側の領域に含まれるように配置する方法がある（例えば、特許文献１参照）。

バッファの中は双方のクロックでデータの転送が誤りなく行われるように、２段のＤ−ＦＦ（Ｄ−Ｆｌｉｐ Ｆｌｏｐ）回路を使った同期回路を用いてもう一方の領域にデータを転送する回路構成を取っている。

ＦＩＦＯバッファ回路を制御する信号には、書込みイネーブル信号や読出しリクエスト信号の他、ＦＩＦＯバッファ回路の中に一時的にデータを登録するエントリの数に限りがあるため、エントリが一杯になったことを示すフル（Ｆｕｌｌ）信号や、エントリの中に有効なデータがないことを示すエンプティ（Ｅｍｐｔｙ）信号［逆にエントリにデータがあることを示すバリッド（Ｖａｌｉｄ）信号を用いることもある］がある。

特に、内部状態を表すフル信号やエンプティ信号はその状態になったことをすぐに外の回路に伝えないと、エントリが一杯の状態で書込んだり、データがないのに読出したりする恐れがあり、データ転送中にデータ欠損や無効データ転送を行うことにつながる。上記の特許文献１に記載の技術では書込みや読出しを行うと、エントリの状態が次のクロックには外の回路に伝えられるような回路になっており、誤動作を防いでいる。

また、別のデータ受け渡し方法としては、完全にエントリが一杯になる前やデータが空になる前に、前もって状態を伝える手法をとる方法がある（例えば、非特許文献１参照）。この手法では、まだ１つデータが残っている段階で外側の回路に伝えるｅｍｐｔｙ２という信号を用いている。

異なるクロック間で信号を同期させて伝えるには、Ｄ−ＦＦ回路を２段通す方法が安全でよく使われる手法であるが、信号を伝えるのが遅れてしまう欠点がある。それを補うために、上記の非特許文献１に記載の技術では、前もって状態信号を伝えているのである。但し、この信号だけではＦＩＦＯバッファ回路のエントリにデータが残ってしまうため、通常のエンプティ信号も必要である。

上述した回路以外にも、様々なＦＩＦＯバッファ回路が開発されており、異なる動作クロック領域間でのデータ受け渡しが一般的に行われている。

特開２００４−２９５８１９号公報（図１、図２） "Ａ Ｌｏｗ−Ｌａｔｅｎｔｙ ＦＩＦＯ ｆｏｒ Ｍｉｘｅｄ−Ｃｌｏｃｋ Ｓｙｓｔｅｍｓ"［筆者：Ｔｉｂｅｒｉｆ Ｃｈｅｌｃｅａ，Ｓｔｅｖｅｎ Ｍ．Ｎｏｗｉｃｋ（Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ，Ｃｏｌｕｍｂｉａ Ｕｎｉｖｅｒｓｉｔｙ），刊行物の題名：Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ Ｃｏｍｐｕｔｅｒ Ｓｏｃｉｅｔｙ Ｗｏｒｋｓｈｏｐ ｏｎ ＶＬＳＩ ２０００，発行年月日：２０００年４月，説明ページ・行・図面ｐ．１２３，右カラム，５行目から２２行目，図９］

上述した従来のデータ受け渡し方法では、上記の特許文献１に記載の技術の場合、エントリ管理フラグ回路を使うと、１エントリの回路に対して同期をとるための４つのＤ−ＦＦ回路を含む６つのＤ−ＦＦ回路を必要とし、この回路がエントリの数だけＦＩＦＯバッファ回路の中に搭載されるものなので、ハードウェア量が増加し、回路オーバヘッドが大きくなる。そのため、従来のデータ受け渡し方法では、クロック間同期を確実に行うための回路オーバヘッドが大きくなるという問題がある。

また、従来のデータ受け渡し方法では、エントリ管理を非同期ＲＳ−ＦＦ（ＲＳ−Ｆｌｉｐ Ｆｌｏｐ）回路で作成した簡単なフラグ管理回路で処理した場合、この信号がいずれのクロックにも同期していないため、外部に状態を示す信号を出力するのに改めてクロック同期が必要となり、２段従属接続したＤ−ＦＦ回路を通すため、外部への通知が遅れてしまう。そのため、従来のデータ受け渡し方法では、回路オーバヘッドを削減しようとすると、内部状態を表す信号を外部回路に伝えるタイミングが遅れてしまうという問題がある。

そこで、本発明の目的は上記の問題点を解消し、エントリの管理を行う回路のハードウェアオーバヘッドを小さくし、外部へ伝える信号の伝達を速やかに行うことができる半導体ディジタル回路、ＦＩＦＯバッファ回路及びそれらに用いるデータ受け渡し方法を提供することにある。

本発明による半導体ディジタル回路は、各々異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う半導体ディジタル回路であって、
データを保持する複数のデータエントリレジスタと、前記複数のデータエントリレジスタ各々における有効なデータの有無を管理するエントリ管理フラグ回路と、前記データエントリレジスタのうちのデータを書込む先を指定する書込みエントリ管理回路と、前記データエントリレジスタのうちのデータを読出す先を指定する読出しエントリ管理回路と、前記読出しエントリ管理回路の指示によってデータエントリレジスタの内容の１つを選択して出力する出力選択器とを備え、
前記エントリ管理フラグ回路を、前記書込みエントリ管理回路からのエントリ書込み信号を入力としかつ前記第１の回路領域のクロックで動作する第１のＤフリップフロップ回路と、前記読出しエントリ管理回路からのエントリ読出し信号を入力としかつ前記第２の回路領域のクロックで動作する第２のＤフリップフロップ回路と、前記第１のＤフリップフロップ回路の出力の立ち上がりエッジを検出してパルスを生成する第１のパルス発生器と、前記第２のＤフリップフロップ回路の出力を入力としかつ前記第２のＤフリップフロップ回路の立ち上がりエッジを検出してパルスを生成する第２のパルス発生器と、前記第１のパルス発生器の出力をセット入力としかつ前記第２のパルス発生器の出力をリセット入力とするとともに、正出力を有効信号出力としかつ反転出力を前記有効信号の反転出力とする非同期ＲＳフリップフロップ回路とから構成している。

本発明によるＦＩＦＯバッファ回路は、第１のクロックで動作する回路領域から、第２のクロックで動作する回路領域へデータを転送するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファ回路であって、
Ｎビット（Ｎは正の整数）のデータを保持するＭ個（Ｍは正の整数）のデータエントリレジスタと、前記データエントリレジスタのうちのデータを書込む先を指定する書込みエントリ管理回路と、前記データエントリレジスタのうちのデータを読出す先を指定する読出しエントリ管理回路と、前記読出しエントリ管理回路の指示によって前記データエントリレジスタの内容の１つを選択して出力する出力選択器と、前記データエントリレジスタ各々における有効なデータの有無を管理するＭエントリのエントリ管理フラグ回路と、前記エントリ管理フラグ回路各々の出力から前記データエントリレジスタが一杯になったことを示すフル信号を生成するフル生成回路と、前記エントリ管理フラグ回路各々の出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号を生成するエンプティ生成回路とを備え、
前記データエントリレジスタと前記書込みエントリ管理回路と前記フル生成回路とを前記第１のクロックで動作させ、
前記読出しエントリ管理回路と前記出力選択器と前記エンプティ生成回路とを前記第２のクロックで動作させ、
前記エントリ管理フラグ回路を、前記書込みエントリ管理回路からのエントリ書込み信号を入力としかつ前記第１のクロックで動作する第１のＤフリップフロップ回路と、前記読出しエントリ管理回路からのエントリ読出し信号を入力としかつ前記第２のクロックで動作する第２のＤフリップフロップ回路と、前記第１のＤフリップフロップ回路の出力を入力とする第１のパルス発生器と、前記第２のＤフリップフロップ回路の出力を入力とする第２のパルス発生器と、前記第１のパルス発生器の出力をセット入力としかつ前記第２のパルス発生器の出力をリセット入力とするとともに、正出力を有効信号出力としかつ反転出力を前記有効信号の反転出力とする非同期ＲＦフリップフロップ回路とから構成している。

本発明によるデータ受け渡し方法は、各々異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う半導体ディジタル回路に用いるデータ受け渡し方法であって、
データを保持する複数のデータエントリレジスタ各々における有効なデータの有無をエントリ管理フラグ回路にて管理し、前記データエントリレジスタのうちのデータを書込む先を書込みエントリ管理回路にて指定し、前記データエントリレジスタのうちのデータを読出す先を読出しエントリ管理回路にて指定し、前記読出しエントリ管理回路の指示によってデータエントリレジスタの内容の１つを出力選択器で選択して出力するとともに、
前記エントリ管理フラグ回路を、前記書込みエントリ管理回路からのエントリ書込み信号を入力としかつ前記第１の回路領域のクロックで動作する第１のＤフリップフロップ回路と、前記読出しエントリ管理回路からのエントリ読出し信号を入力としかつ前記第２の回路領域のクロックで動作する第２のＤフリップフロップ回路と、前記第１のＤフリップフロップ回路の出力の立ち上がりエッジを検出してパルスを生成する第１のパルス発生器と、前記第２のＤフリップフロップ回路の出力を入力としかつ前記第２のＤフリップフロップ回路の立ち上がりエッジを検出してパルスを生成する第２のパルス発生器と、前記第１のパルス発生器の出力をセット入力としかつ前記第２のパルス発生器の出力をリセット入力とするとともに、正出力を有効信号出力としかつ反転出力を前記有効信号の反転出力とする非同期ＲＳフリップフロップ回路とから構成している。

本発明による他のデータ受け渡し方法は、第１のクロックで動作する回路領域から、第２のクロックで動作する回路領域へデータを転送するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファ回路に用いるデータ受け渡し方法であって、
Ｎビット（Ｎは正の整数）のデータを保持するＭ個（Ｍは正の整数）のデータエントリレジスタのうちのデータを書込む先を書込みエントリ管理回路にて指定し、前記データエントリレジスタのうちのデータを読出す先を読出しエントリ管理回路にて指定し、前記読出しエントリ管理回路の指示によって前記データエントリレジスタの内容の１つを出力選択器にて選択して出力し、前記データエントリレジスタ各々における有効なデータの有無をＭエントリのエントリ管理フラグ回路にて管理し、前記エントリ管理フラグ回路各々の出力から前記データエントリレジスタが一杯になったことを示すフル信号をフル生成回路にて生成し、前記エントリ管理フラグ回路各々の出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号をエンプティ生成回路にて生成するとともに、
前記データエントリレジスタと前記書込みエントリ管理回路と前記フル生成回路とを前記第１のクロックで動作させ、
前記読出しエントリ管理回路と前記出力選択器と前記エンプティ生成回路とを前記第２のクロックで動作させ、
前記エントリ管理フラグ回路を、前記書込みエントリ管理回路からのエントリ書込み信号を入力としかつ前記第１のクロックで動作する第１のＤフリップフロップ回路と、前記読出しエントリ管理回路からのエントリ読出し信号を入力としかつ前記第２のクロックで動作する第２のＤフリップフロップ回路と、前記第１のＤフリップフロップ回路の出力を入力とする第１のパルス発生器と、前記第２のＤフリップフロップ回路の出力を入力とする第２のパルス発生器と、前記第１のパルス発生器の出力をセット入力としかつ前記第２のパルス発生器の出力をリセット入力とするとともに、正出力を有効信号出力としかつ反転出力を前記有効信号の反転出力とする非同期ＲＦフリップフロップ回路とから構成している。

すなわち、本発明の第１の半導体ディジタル回路は、異なる動作クロックの２つの回路領域間におけるデータの受け渡しを行うＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファ回路において、エントリ管理フラグ回路が、書込みエントリ管理回路からのエントリ書込み信号を入力としかつ入力側領域のクロックで動作する第１のＤ−ＦＦ（Ｄ−Ｆｌｉｐ Ｆｌｏｐ：Ｄフリップフロップ）回路と、読出しエントリ管理回路からのエントリ読出し信号を入力としかつ出力側領域のクロックで動作する第２のＤ−ＦＦ回路と、第１のＤ−ＦＦ回路の出力の立ち上がりエッジを検出してパルスを生成する第１のパルス発生器（ジェネレータ）と、第２のＤ−ＦＦ回路の出力を入力としかつ第２のＤ−ＦＦ回路の立ち上がりエッジを検出してパルスを生成する第２のパルス発生器と、第１のパルス発生器の出力をセット入力とし、第２のパルス発生器の出力をリセット入力とし、正出力を有効信号出力とし、反転出力を有効信号の反転出力とする非同期ＲＳ−ＦＦ（ＲＳ−Ｆｌｉｐ Ｆｌｏｐ：ＲＳフリップフロップ）回路とから構成することを特徴としている。

本発明の第２の半導体ディジタル回路は、上記の第１の半導体ディジタル回路のＦＩＦＯバッファ回路の構成において、フル生成回路が、すべてのエントリ管理フラグ回路の有効信号を入力とする第１のＡＮＤ（論理積）回路と、第１のＡＮＤ回路の出力を入力側領域のクロックに同期させるための１個のＤ−ＦＦ回路または複数個を従属接続したＤ−ＦＦ回路と、第１のＡＮＤ回路の出力とＤ−ＦＦ回路の出力との論理和をとる第１のＯＲ（論理和）回路とからなり、第１のＯＲ回路の出力をフル信号出力とすることを特徴としている。

本発明の第３の半導体ディジタル回路は、上記の第１の半導体ディジタル回路のＦＩＦＯバッファ回路の構成において、ＦＩＦＯバッファ回路は、上記の構成において、エンプティ生成回路が、すべてのエントリ管理フラグ回路の有効信号の反転を入力とする第２のＡＮＤ回路と、第２のＡＮＤ回路の出力を出力側領域のクロックに同期させるための１個のＤ−ＦＦ回路または複数個を従属接続したＤ−ＦＦ回路と、第２のＡＮＤ回路の出力とＤ−ＦＦ回路の出力との論理和をとる第２のＯＲ回路とからなり、第２のＯＲ回路の出力をエンプティ信号出力とすることを特徴としている。

本発明の第４の半導体ディジタル回路は、上記の第１の半導体ディジタル回路のＦＩＦＯバッファ回路の構成において、フル生成回路が、すべてのエントリ管理フラグ回路の有効信号を入力とする第３のＡＮＤ回路と、第３のＡＮＤ回路の出力を入力側領域のクロックに同期させるための１個のＤ−ＦＦ回路または複数個を従属接続したＤ−ＦＦ回路と、第３のＡＮＤ回路の出力が有効でかつＤ−ＦＦ回路の出力が無効であることを検出してセットし、入力側領域のクロックの立ち上がりエッジでリセットする第１の非同期ＲＳ−ＦＦ回路と、第３のＡＮＤ回路の出力とＤ−ＦＦ回路の出力と第１の非同期ＲＳ−ＦＦ回路の出力との論理和をとる第３のＯＲ回路とからなり、第３のＯＲ回路の出力をフル信号出力とすることを特徴としている。

本発明の第５の半導体ディジタル回路は、上記の第１の半導体ディジタル回路のＦＩＦＯバッファ回路の構成において、エンプティ生成回路が、すべてのエントリ管理フラグ回路の有効信号の反転を入力とする第４のＡＮＤ回路と、第４のＡＮＤ回路の出力を出力側領域のクロックに同期させるための１個のＤ−ＦＦ回路または複数個を従属接続したＤ−ＦＦ回路と、第４のＡＮＤ回路の出力が有効でかつＤ−ＦＦ回路の出力が無効であることを検出してセットし、出力側領域のクロックの立ち上がりエッジでリセットする第２の非同期ＲＳ−ＦＦ回路と、第４のＡＮＤ回路の出力とＤ−ＦＦ回路の出力と第２の非同期ＲＳ−ＦＦ回路との出力の論理和をとる第４のＯＲ回路とからなり、第４のＯＲ回路の出力をエンプティ信号出力とすることを特徴としている。

本発明の半導体ディジタル回路では、エントリの管理を行うのが非同期ＲＳ−ＦＦ回路で、エントリ書込み信号によってセットされ、エントリ読出し信号によってリセットされる。エントリ書込み信号は入力側領域のクロックで同期している信号で、エントリ読出し信号は出力側領域クロックに同期している信号であるが、非同期ＲＳ−ＦＦ回路を用いることで、タイミングを考慮する必要なく、フラグの管理を行うことが可能となる。

また、本発明の半導体ディジタル回路では、パルスジェネレータで書込みイネーブル信号や読出しリクエスト信号がくる最初の瞬間に非同期ＲＳ−ＦＦ回路をセットまたはリセットするため、入力側領域のクロックと出力側領域クロックの周期の差に関係なく動作させることが可能である。

さらに、本発明の半導体ディジタル回路では、フル信号がすべてのエントリ管理フラグが有効になったことを検出して生成されるが、この状態は入力側領域のクロックに同期して起こり、解消されるのは出力側でデータを読出した時に発生するため、出力側領域のクロックに同期して起こる。フル信号は入力側領域の外部回路に伝える信号なので、フル信号が発生する時にはそのまま伝え、解消される時だけ同期化させる。フル信号の発生は過書込みを避けるために緊急を要し、解消は性能がやや犠牲になるものの緊急性は必ずしも必要でないが、この要件を満たした回路構成となる。

さらにまた、本発明の半導体ディジタル回路では、エンプティ信号の生成部も同様に、エンプティ信号が発生する時には緊急性を要するため、直接伝え、解消される時には同期化させて伝えることで、過読出しを防いでいる。

上記のように、本発明の半導体ディジタル回路では、エントリの管理を行う回路に使われるＤ−ＦＦ回路の数が２つで、その他には非同期のＲＳ−ＦＦ回路が１つ、パルス発生器が２つで構成されるだけであるから、クロックの同期化に伴う回路オーバヘッドを小さくすることが可能となる。

また、本発明の半導体ディジタル回路では、同期をとるためのＤ−ＦＦ回路が各エントリ共通部分のフル信号生成回路やエンプティ信号生成回路の内にあり、１組ずつだけでから、クロックの同期化に伴う回路オーバヘッドを小さくすることが可能となる。

さらに、本発明の半導体ディジタル回路では、制御のために外部回路に伝えるフル信号やエンプティ信号が有効になる時だけ同期機構を通さないため、遅滞なく、外部回路にこれらの信号を伝えることが可能であるから、回路オーバヘッドが少ない回路ながら、内部状態を表す信号を外部に遅滞なく伝えることが可能となる。

本発明は、以下に述べるような構成及び動作とすることで、エントリの管理を行う回路のハードウェアオーバヘッドを小さくし、外部へ伝える信号の伝達を速やかに行うことができるという効果が得られる。

次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態による半導体ディジタル回路の構成を示すブロック図である。図１においては、本発明のＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファ回路の構成を示している。

本発明の実施の形態によるＦＩＦＯバッファ回路は、書込みエントリ管理回路１０と、複数のデータエントリレジスタ１１ａ〜１１ｄと、エントリ管理フラグ回路１２ａ〜１２ｄと、読出しエントリ管理回路１３と、フル（Ｆｕｌｌ）信号生成回路１４と、エンプティ（Ｅｍｐｔｙ）生成回路１５と、出力選択器１６とから構成されている。

書込みエントリ管理回路１０はデータを書込むエントリを管理し、読出しエントリ管理回路１３はデータを読出すエントリを管理する。エントリ管理フラグ回路１２ａ〜１２ｄはそれぞれのデータエントリにおける有効データの有無を管理する。

フル信号生成回路１４はエントリ管理フラグ回路１２ａ〜１２ｄからエントリが満杯であるかどうかを判別し、エンプティ生成回路１５はエントリ管理フラグ回路１２ａ〜１２ｄから登録データがないことを判別し、出力選択器１６はデータエントリレジスタ１１ａ〜１１ｄの出力の中から現在読出すべきデータを選択する。

これらのうち、書込みエントリ管理回路１０、データエントリレジスタ１１ａ〜１１ｄ、フル信号生成回路１４は入力側領域１に置かれ、読出しエントリ管理回路１３、エンプティ信号生成回路１５、出力選択器１６は出力側領域２に置かれている。エントリ管理フラグ回路１２ａ〜１２ｄは入力側領域１と出力側領域２との境界に配置され、クロック周波数の載せ替えが行われる。

図１に示す例では、４つのエントリを持つ場合を示したが、データエントリレジスタ１１ａ〜１１ｄやエントリ管理フラグ回路１２ａ〜１２ｄ等の数を変えれば、エントリ数を変更することも容易に可能である。

図２は図１のエントリ管理フラグ回路１２の構成例を示すブロック図である。図２において、エントリ管理フラグ回路１２はＤ−ＦＦ（Ｄ−Ｆｌｉｐ Ｆｌｏｐ：Ｄフリップフロップ）回路７１ｅ，７１ｆと、パルス発生器（Ｐｌｓ．：パルスジェネレータ）２２ｂ，２２ｃと、ＲＳ−ＦＦ（ＲＳ−Ｆｌｉｐ Ｆｌｏｐ：ＲＳフリップフロップ）回路２３ｂとから構成され、ＲＳ−ＦＦ回路２３ｂはＮＯＲ（否定論理和）回路５１ａ，５１ｂと、インバータ５２ｂ，５２ｃとから構成されている。

エントリ書込み信号２００は入力側領域クロック（ＣＬＫＩ）１００で、エントリ読出し信号２０２は出力側領域クロック（ＣＬＫＯ）１０１でそれぞれＤ−ＦＦ回路７１ｅ，７１ｆに保持され、出力を１クロック間有効にする。出力が有効になったことを受けてパルス発生器２２ｂ，２２ｃはパルスを発生し、ＲＳ−ＦＦ回路２３ｂのセット信号３１０とリセット信号３１１とのいずれかに与える。

ＲＳ−ＦＦ回路２３ｂは２つのＮＯＲ回路５１ａ，５１ｂをループ状に接続し、それぞれの出力をインバータ５２ｂ，５２ｃで反転して有効信号２０３（図１の有効信号２０３ａ〜２０３ｄ）及びその反転信号２０４（図１の反転信号２０４ａ〜２０４ｄ）として出力する構成になっている。図２の上半分の入力側領域１と、下半分の出力側領域２とは異なるクロック（入力側領域クロック１００及び出力側領域クロック１０１）で動作するが、ＲＳ−ＦＦ回路２３ｂは非同期なので、タイミングの問題がない。

これら図１及び図２を参照して本発明の実施の形態によるＦＩＦＯバッファ回路の動作について説明する。最初に、本発明の実施の形態によるＦＩＦＯバッファ回路全体の動作について説明する。尚、初期状態ではすべてのエントリに有効なデータがないものとする。また、書込みエントリ管理回路１０は次に書込めるエントリとしてデータエントリレジスタ（＃０）１１ａを指しているものとする。

書込むデータをデータ入力（Ｄａｔａ Ｉｎ）１０３に与えて、書込みイネーブル信号（Ｗ Ｅｎａｂｌｅ）１０２を入力側領域クロック１００の１周期だけ有効にすると、書込みエントリ管理回路１０はエントリ書込み信号２００ａを有効にする。これによって、データエントリレジスタ（＃０）１１ａにデータ入力１０３の値が書込まれるとともに、エントリ管理フラグ回路（＃０）１２ａのフラグをセットする。

データエントリレジスタ（＃０）１１ａは登録したデータを出力２０１ａに与えて、出力選択器１６に供給する。また、エントリ管理フラグ回路（＃０）１２ａは有効信号２０３ａを出力し、その反転信号２０４ａが無効となる。初期状態でエンプティ（Ｅｍｐｔｙ）信号１０６を有効にしていたエンプティ信号生成回路１５は、反転信号２０４ａが無効になったことを検出してエンプティ信号１０６を無効にする。この状態になると、出力側につながるロジック回路はデータの要求が可能となる。

出力側から読出しリクエスト信号（Ｒ Ｒｑｕｅｓｔ）１０４を受けると、読出しエントリ管理回路１３はエントリ管理フラグ回路（＃０）１２ａにエントリ読出し信号２０２ａを与える。また、読出しエントリ管理回路１３は選択信号２０５を出力選択器１６に与えて、データ出力（Ｄａｔａ Ｏｕｔ）１０５に出力させる。この一連の動作によって、一つのデータを二つの回路領域間で伝送させることができる。

次のデータを書込むための書込みイネーブル信号１０２がくると、データエントリレジスタ（＃１）１１ｂにデータ入力１０３の値が書込まれ、エントリ管理フラグ回路（＃１）１２ｂのフラグがセットされる。次々にデータを送込むと、そのデータはデータエントリレジスタ（＃２）１１ｃ、データエントリレジスタ（＃３）１１ｄ、データエントリレジスタ（＃０）１１ａの順に書込まれ、エントリ管理フラグ回路（＃２）１２ｃ、エントリ管理フラグ回路（＃３）１２ｄ、エントリ管理フラグ回路（＃０）１２ａのフラグがセットされる。

この間に読出しが行われなければ、すべての有効信号２０３が有効になるため、フル信号生成回路１４はフル（Ｆｕｌｌ）信号１０７を有効にする。データが１つ読出されてエントリに空きができると、フル信号１０７は無効になる。

図３及び図４は図２に示すエントリ管理フラグの動作を説明するタイミングチャートである。図３は入力側領域クロック１００の周期が出力側領域クロック１０１の周期より短い場合の例を示している。

エントリ書込み信号２００は時刻Ｔ１で有効になると、Ｄ−ＦＦ回路７１ｅに保持されて、その出力信号３１４には１クロック周期のパルスが時刻Ｔ２に現れる。パルス発生器２２ｂがこの信号の立ち上がりを検出してパルス信号３１０を生成すると、ＮＯＲ回路５１ａ、インバータ回路５２ｂを通してエントリデータ有効信号２０３が立ち上がる。その一方で、エントリデータ有効信号の反転信号２０４が立ち下がる。

続いて、エントリ読出し信号２０２は時刻ｔ１で有効になると、Ｄ−ＦＦ回路７１ｆに保持され、次のクロックｔ２でその出力信号３１５に１クロック周期のパルスが現れる。パルス発生器２２ｃはこの信号の立ち上がりを検出し、パルス信号３１１を発生すると、ＮＯＲ回路５１ｂ、インバータ回路５２ｃを通してエントリデータ有効信号の反転信号２０４が立ち下がり、エントリデータ有効信号２０３が立ち上がる。

ＮＯＲ回路５１ａ，５１ｂはループを形成しており、インバータ回路５２ｂ，５２ｃを含めて非同期ＲＳ−ＦＦ回路２３ｂの動作をすることがわかる。エントリ書込み信号２００やエントリ読出し信号２０２は書込みエントリ管理回路１０や読出しエントリ管理回路１３内のループになったイネーブル付きＤ−ＦＦ回路によって連続して有効にならないため、パルス発生器２２ｂ，２２ｃに入力する信号３１４，３１５は必ず１クロック周期の長さのパルスとなる。また、ＲＳ−ＦＦ回路２３ｂの入力信号がパルスになっているため、入力側領域クロック１００の周期と出力側領域クロック１０１の周期とが大きく異なっていても、誤動作を起こさない。

仮に、図４に示すように、パルス発生器を用いず、Ｄ−ＦＦ回路の出力をそのまま非同期ＲＳ−ＦＦ回路に入力した場合を考える。信号３１５の周期ｔ２のように、１クロック周期のパルスが直接入力されると、有効信号２０３は時刻Ｔ６で解除される。すぐに信号３１４の周期Ｔ７のパルスでセットすると、このパルスが立ち下がった後でも、周期ｔ２は完了していないため、信号３１５のパルスは有効のままで、再度リセットされる。そこで、本発明の実施の形態では、入力をパルスにすることによって、上記のような現象を避けることができる。

図５は本発明の一実施例によるＦＩＦＯバッファ回路のデータエントリレジスタの構成例を示す図である。本発明の一実施例によるＦＩＦＯバッファ回路の構成は図１及び図２に示す本発明の実施の形態によるＦＩＦＯバッファ回路と同様の構成となっており、以下、本発明の一実施例についても図１及び図２を参照して説明する。

図５において、データエントリレジスタ１１ａ，１１ｂ，１１ｃ，１１ｄはイネーブル端子のついたＤ−ＦＦ回路７０ａをデータのビット数分並べて構成している。データ入力１０３はビット毎に各Ｄ−ＦＦ回路７０ａの入力に与えられ、エントリ書込み信号２００を受けると、データがＤ−ＦＦ回路７０ａに書込まれる。書込まれたデータは次のクロックで出力２０１に現れる。書込みのタイミングは入力側領域クロック１００で決まる。

図６は本発明の一実施例によるＦＩＦＯバッファ回路の書込みエントリ管理回路の構成例を示す図である。図６において、書込みエントリ管理回路１０はエントリ数分のイネーブル付きＤ−ＦＦ回路７０ｆ〜７０ｉと、ＡＮＤ（論理積）回路５０ｅ〜５０ｈとから構成され、イネーブル付きＤ−ＦＦ回路７０ｆ〜７０ｉはリング状に接続されている。

初期状態ではエントリ（＃０）の書込みエントリ管理フラグ３００ａがセットされ、他の書込みエントリ管理フラグ３００ｂ，３００ｃ，３００ｄはすべてリセットされている。この図６には書かれていないが、リセットの機構を使って初期状態をこの状態にする。

書込みイネーブル信号１０２を有効にすると、ＡＮＤ回路５０ｅ〜５０ｈによって各エントリの管理フラグとの論理積が行われ、セット状態の管理フラグ及び論理積された１つのエントリ書込み信号２００ａのみが有効になるとともに、セットされた管理フラグは次のエントリ（＃１）の書込みエントリ管理フラグ３００ｂに移る。

書込みイネーブル信号１０２が有効になる度に、書込みエントリ管理フラグ３００ａ〜３００ｄは１つずつ移動する。それによって出力されるエントリ書込み信号（ＷＥ０〜ＷＥ３）２００ａ〜２００ｄも１つずつ移動する。

図７は本発明の一実施例によるＦＩＦＯバッファ回路の読出しエントリ管理回路の構成例を示す図である。図７において、読出しエントリ管理回路１３はエントリ数分のイネーブル付きＤ−ＦＦ回路７０ｂ〜７０ｅと、ＡＮＤ回路５０ａ〜５０ｄとから構成され、イネーブル付きＤ−ＦＦ回路７０ｂ〜７０ｅはリング状に接続されている。

初期状態ではエントリ（＃０）の読出しエントリ管理フラグ３０１ａがセットされ、他の読出しエントリ管理フラグ３０１ｂ〜３０１ｄはすべてリセットされている。この図７には書かれていないが，リセットの機構を使って初期状態をこの状態にする。

読出しリクエスト信号１０４を有効にすると、ＡＮＤ回路５０ａ〜５０ｄによって各エントリの管理フラグとの論理積が行われ、セット状態の管理フラグ及び論理積された１つのエントリ読出し信号２０２ａのみが有効となるとともに、セットされた管理フラグは次のエントリ（＃１）の読出しエントリ管理フラグ３０１ｂに移る。

読出しリクエスト信号１０４が有効となる度に、読出しエントリ管理フラグ３０１ａ〜３０１ｄは１つずつずれていく。また、出力選択器１６への選択信号（ＳＥＬ）２０５として管理フラグが出力される。

図８は本発明の一実施例によるＦＩＦＯバッファ回路のパルス発生器の構成例を示す図である。図８において、パルス発生器は、遅延素子２５と、インバータ５２ｅと、ＡＮＤ回路５３ｉとから構成されている。

パルス発生器では、入力信号を遅延素子２５で遅延させ、インバータ５２ｅで反転させた後、ＡＮＤ回路５３ｉで元の信号との論理積を行う。入力パルスは少し遅れた信号でマスクされるため、立ち上がりにあわせてパルスが発生する。

図９は本発明の一実施例によるＦＩＦＯバッファ回路のフル信号生成回路の構成例を示す図である。図９において、フル信号生成回路１４は、ＡＮＤ回路５３ｅと、Ｄ−ＦＦ回路７１ｏ，７１ｐと、ＯＲ回路５４ｃとから構成されている。

フル信号生成回路１４では、各エントリの有効信号２０３ａ〜２０３ｄの論理積をＡＮＤ回路５３ｅで行う。すべてのエントリ管理フラグが有効になると、フル状態であり、これ以上エントリにデータを登録しないようにするため、フル信号生成回路１４はすぐにフル信号１０７を発行する。

エントリ管理フラグがセットされるのはエントリにデータが登録された時で、入力側領域クロック１００に同期して起こるイベントである。また、フル信号１０７も入力側領域１に対して返される信号であるため、このパスの信号はすべて入力側領域クロック１００に対して遅延が決まる。よって、フル信号生成回路１４では、同期のためのＤ−ＦＦ回路を通す必要がなく、すぐさま（１クロック内に）、フル信号１０７を発行することができる。

一方、エントリ管理フラグがリセットされるのは出力側領域２からの読出しリクエスト信号１０４によるため、２段のＤ−ＦＦ回路７１ｏ，７１ｐを通して入力側領域クロック１００に同期させてフル信号１０７を立ち下げる必要がある。ＯＲ回路５４ｃによってＡＮＤ回路５３ｅの出力とＤ−ＦＦ回路７１ｐの出力とが論理和されてフル信号１０７を生成する。

図１０は本発明の一実施例によるＦＩＦＯバッファ回路のエンプティ信号生成回路の構成例を示す図である。図１０において、エンプティ信号生成回路１５は、図９に示すフル信号生成回路１４と同じ構成で、ＡＮＤ回路５３ａと、Ｄ−ＦＦ回路７１ａ，７１ｂと、ＯＲ回路５４ａとから構成されている。

エンプティ信号生成回路１５は、すべてのエントリ管理フラグがリセットされる（有効信号の反転信号２０４が立ち上がる）と、エンプティ状態であるため、すぐにエンプティ信号１０６を発行する。

エントリ管理フラグがリセットされるのはエントリからデータが読出された時で、出力側領域クロック１０１に同期して起こるイベントである。また、エンプティ信号１０６も出力側領域２に対して返される信号であるため、このパスの信号はすべて出力側領域クロック１０１に対して遅延が決まる。よって、エンプティ信号生成回路１５では、同期のためのＤ−ＦＦ回路を通す必要がなく、すぐさま（１クロック内に）、エンプティ信号１０６を発行することができる。

一方、エントリ管理フラグがセットされるのは入力側領域１からの書込みイネーブル信号１０２によるため、２段のＤ−ＦＦ回路７１ａ，７１ｂを通して出力側領域クロック１０１に同期させてエンプティ信号１０６を立ち下げる必要がある。ＯＲ回路５４ａによってＡＮＤ回路５３ａの出力とＤ−ＦＦ回路７１ｂの出力とが論理和されてエンプティ信号１０６を生成する。

図１１は本発明の一実施例によるＦＩＦＯバッファ回路の出力選択器の構成例を示す図である。図１１において、出力選択器１６は、選択器２１と、Ｄ−ＦＦ回路２０とから構成されている。

出力選択器１６では、エントリ数分の入力を持つ選択器２１に、読出しエントリ管理回路１３からの選択信号２０５を制御信号として与えて、エントリ保持データ（Ｄａｔａ０〜Ｄａｔａ３）２０６ａ〜２０６ｄの中から１つのデータを選択する。選択されたデータ３０２はＤ−ＦＦ回路２０によって保持されてデータ出力１０５から出力する。

図１２及び図１３は本発明の一実施例によるＦＩＦＯバッファ回路を図４〜図１１に示す回路構成とした場合の動作例を示すタイミングチャートである。以下、これら図１２及び図１３を参照して本発明の一実施例によるＦＩＦＯバッファ回路の動作について説明する。

図１２は入力側領域クロック１００の周期が出力側領域クロック１０１の周期より長い場合の例であり、連続してデータ入力１０３からデータが入力される。時刻Ｔ０ではデータ＃１が入力され、データエントリレジスタ＃０に登録される。その結果データ出力２０１ａにデータ＃１が時刻Ｔ１で現れる。また、エントリ管理フラグがセットされ、有効信号２０３ａが立ち上がる。

続いて、データ＃２が時刻Ｔ１で入力され、データエントリレジスタ＃１に登録され、時刻Ｔ２でデータ出力２０１ｂに現れるとともに、有効信号２０３ｂが立ち上がる。以下、データエントリ＃２にデータ＃３が、データエントリ＃３にデータ＃４がそれぞれ登録されていく。

最初の有効信号２０３ａがセットされたのを受け、出力側領域クロックの２クロック後、時刻ｔ３でエンプティ信号１０６が無効となると、出力側のロジック回路は読出しリクエスト信号１０４を発行する。これによって、読出しエントリ管理回路１３はエントリ読出し信号２０２ａを時刻ｔ３に発行して有効信号２０３ａを時刻ｔ４で立ち下げる。同時に、データ＃１が読出される。

エンプティ信号は無効の状態であるため、続けて読出しが可能で、データ＃２が時刻ｔ５で、データ＃３が時刻ｔ６でそれぞれ読出される。やがて時刻ｔ８でデータ＃５が読出されると、データの登録が間に合わず、エンプティ信号１０６が有効になり、読出しリクエスト信号１０４を下げて読出しを一時停止する。その間、書込み側では次々とデータが書込まれ、再び時刻ｔ１１でエンプティ信号１０６が無効になると、読出しを再開することができる。この場合、入力側領域クロック１００の周期が長いため、この動作中はフル状態にはならない。

図１３は入力側領域クロック１００の周期が出力側領域クロック１０１の周期より短い場合の例である。時刻Ｔ０でデータ＃１を書込むと、データエントリレジスタ＃０に登録されて、時刻Ｔ１でデータ出力２０１ａにデータ＃１が現れる。同時に、エントリ管理フラグがセットされ、有効信号２０３ａが立ち上がる。

出力側ではこの２クロック後の時刻ｔ２にエンプティ信号１０４が無効となる。これを受けて出力側ロジック回路は読出しリクエスト信号１０４を発行すると、読出しエントリ管理回路１３がエントリ読出し信号２０２ａを発行し、エントリ管理フラグをリセットし、時刻ｔ３でデータ＃１が読出される。

入力側は連続してデータを書き込んでいるが、読出し側の速度が遅いため、時刻Ｔ５ではエントリが満杯になり、フル信号１０７が有効となり、これを受けて書込みイネーブル１０２を無効にする。エントリの空きは時刻ｔ４でできるが、入力側領域では同期をとって２クロック後のＴ８でフル信号が無効となり、書込みが再開される。読み出し側は連続して読出せ、この動作中はエンプティ信号が有効とならない。

このように、本実施例では、エントリの管理を行う回路に使われるＤ−ＦＦ回路の数が２つで、その他には非同期のＲＳ−ＦＦ回路が１つ、パルス発生器が２つで構成されるだけであるから、クロックの同期化に伴う回路オーバヘッドを小さくすることができる。

また、本実施例では、同期をとるためのＤ−ＦＦ回路が各エントリ共通部分のフル信号生成回路やエンプティ信号生成回路の内にあり、１組ずつだけでから、クロックの同期化に伴う回路オーバヘッドを小さくすることができる。

さらに、本実施例では、制御のために外部回路に伝えるフル信号やエンプティ信号が有効になる時だけ同期機構を通さないため、遅滞なく、外部回路にこれらの信号を伝えることが可能であるから、回路オーバヘッドが少ない回路ながら、内部状態を表す信号を外部に遅滞なく伝えることができる。

図１４は本発明の他の実施例によるＦＩＦＯバッファ回路のフル信号生成回路の構成例を示す図である。図１４において、フル信号生成回路は、ＡＮＤ回路５３ｇ，５３ｈと、Ｄ−ＦＦ回路７１ｑ，７１ｒと、パルス発生器２２ｄと、インバータ５２ｄと、ＲＳ−ＦＦ回路２３ｃと、ＯＲ回路５４ｄとから構成されている。

上記の図１３に示すタイミングチャートを見てわかるように、例えば、時刻Ｔ４では１クロック内にいったんフル信号が生成されるものの、エントリ＃０のデータが読出されるため、すぐに解消されている。ところが、この解消タイミングは出力側領域クロック１０１で同期して入力される読出しリクエスト信号によって作られるものであり、フル信号の立ち下がりタイミングと入力側領域クロックの立ち上がりエッジのタイミングとが短く、セットアップを満たせない場合が発生する。

そこで、本実施例では、一度、フル信号１０７が立ち上がる状態（入力側領域クロックで同期をとった後の信号３５１がローでＡＮＤ回路５３ｇの出力３５０がハイの状態）をインバータ５２ｄとＡＮＤ回路５３ｈとで検出すると、ＲＳ−ＦＦ回路２３ｃをセットし、そのクロックがフル状態を示す。ＲＳ−ＦＦ回路２３ｃは入力側領域クロック１００の立ち上がりで同期して毎クロックリセットされるため、次のクロックでは再びフル状態が評価される。

この機構によって、フル信号１０７のタイミングエラーを回避することができる。クロックの半周期でタイミングエラーを回避できるのならば、入力側領域クロック１００の立ち下がりで同期させて、毎クロックリセットしてもよい。また、安全のために中間信号３５０，３５１，３５４の論理和をとっているが、ＲＳ−ＦＦ回路２３ｃの出力３５４とＤ−ＦＦ回路７１ｒの出力３５１との論理和だけでも同様な効果が得られる。さらに、ＲＳ−ＦＦ回路２３ｃのセットを中間信号３５０で行ってもよい。

図１５は本発明の他の実施例によるＦＩＦＯバッファ回路のエンプティ生成回路の構成例を示す図である。図１５において、エンプティ生成回路は、ＡＮＤ回路５３ｃ，５３ｄと、Ｄ−ＦＦ回路７１ｃ，７１ｄと、パルス発生器２２ａと、インバータ５２ａと、ＲＳ−ＦＦ回路２３ａと、ＯＲ回路５４ｂとから構成されている。

図１２のタイミングチャートを見てわかるように、上記のフル信号１０７と同様に、例えば、時刻ｔ６，ｔ７等はいったんエンプティ信号１０６が生成された後、同じクロック内に解除されている。立ち下がりのタイミングは入力側のクロック１００に同期しているため、タイミングエラーを発生する可能性がある。

これを回避するために、本実施例では、図１５に示す回路のように、ＲＳ−ＦＦ回路２３ａを使って、一度、エンプティ信号１０６が生成されたクロック周期内はエンプティであり続けるようにしている。ＲＳ−ＦＦ回路２３ａは出力側領域クロック１０１の立ち上がりに同期して毎クロックリセットされるため、次のクロックでは再びエンプティ状態が評価される。

この機構によって、エンプティ信号１０６のタイミングエラーを回避することができる。クロックの半周期でタイミングエラーを回避できるのなら、入力側領域クロック１００の立ち下がりで同期させて、毎クロックリセットしてもよい。また、安全のために中間信号３４０，３４１，３４４の論理和をとっているが、ＲＳ−ＦＦ回路２３ａの出力３４４とＤ−ＦＦ回路７１ｄの出力３４１との論理和だけでも同様な効果が得られる。さらに、ＲＳ−ＦＦ回路２３ａのセットを中間信号３４０で行ってもよい。

図１６は図１４に示すフル信号生成回路の動作を説明するタイミングチャートである。図１６において、時刻Ｔ１でエントリ＃３のエントリ管理フラグ２０３ｄが有効になると、すべてのエントリ管理フラグが有効となり、ＡＮＤ回路５３ｇの出力信号３５０が立ち上がる。その結果、フル信号１０７も有効になる。

その後、同じ時刻Ｔ１の周期内にエントリ＃０のエントリ管理フラグ２０３ａが無効になるため、ＡＮＤ回路５３ｇの出力は立ち下がる。図９に示す回路ではこの時点でフル信号１０７も立ち下がるのだが、図１４に示す回路ではＡＮＤ回路５３ｇの出力が立ち上がった時点で非同期のＲＳ−ＦＦ回路２３ｃがセットされるため、その出力信号３５４がハイの状態であり、フル信号１０７は立ち上がったままとなる。

ＲＳ−ＦＦ回路２３ｃはクロックから生成されたパルス信号３５３によって毎クロックリセットされるので、時刻Ｔ２ではリセットされ、フル信号１０７も解除される。ＡＮＤ回路５３ｇの出力信号３５０がハイになる時間を長くして、時刻Ｔ３，Ｔ４のように２クロック周期の間、ＲＳ−ＦＦ回路２３ｃがセットされた状態であるとすると、それが解消された後に、今度はＤ−ＦＦ回路７１ｑ，７１ｒが保持してきた信号によってフル信号１０７を生成することになり、時刻Ｔ３から時刻Ｔ５の３クロック周期の間、フル信号１０７が有効になる。

さらに、長い期間、ＡＮＤ回路５３ｇの出力信号３５０がハイである場合、立ち上がりから２クロック後に同期用のＤ−ＦＦ回路７１ｒの出力が立ち上がるため、ＲＳ−ＦＦ回路２３ｃをセットする信号３５４は解除される。それに代わって、Ｄ−ＦＦ回路７１ｒの出力によってフル信号１０７を有効にするため、時刻Ｔ７から時刻Ｔ１０までの４周期の間、フル信号１０７が有効になる。

図１７は図１５に示すエンプティ信号生成回路の動作を説明するタイミングチャートである。図１７において、時刻Ｔ１でエントリ＃３のエントリ管理フラグの反転信号２０４ｄが有効になると、すべてのエントリ管理フラグの反転信号が有効となり、ＡＮＤ回路５３ｃの出力信号３４０が立ち上がる。その結果、エンプティ信号１０６も有効になる。

その後、同じ時刻Ｔ１の周期内にエントリ＃０のエントリ管理フラグの反転信号２０４ａが無効になるため、ＡＮＤ回路５３ｃの出力は立ち下がる。図１０に示す回路ではこの時点でエンプティ信号１０６も立ち下がるのだが、図１５に示す回路ではＡＮＤ回路５３ｃの出力が立ち上がった時点で、非同期のＲＳ−ＦＦ回路２３ａがセットされるため、その出力信号３４４がハイの状態であり、エンプティ信号１０６は立ち上がったままとなる。

ＲＳ−ＦＦ回路２３ａはクロックから生成されたパルス信号３４３によって毎クロックリセットされるので、時刻Ｔ２ではリセットされ、エンプティ信号１０６も解除される。ＡＮＤ回路５３ｃの出力信号３４０がハイになる時間が長くなると、時刻Ｔ３，Ｔ４のように２クロック周期の間、ＲＳ−ＦＦ回路２３ａがセットされた状態であるとすると、それが解消された後に、今度はＤ−ＦＦ回路７１ｃ，７１ｄが保持してきた信号によってエンプティ信号１０６を生成することになり、時刻Ｔ３から時刻Ｔ５の３クロック周期の間、エンプティ信号１０６が有効になる。

さらに、長い期間、ＡＮＤ回路５３ｃの出力信号３４０がハイである場合、立ち上がりから２クロック後に同期用のＤ−ＦＦ回路７１ｄの出力が立ち上がるため、ＲＳ−ＦＦ回路２３ａをセットする信号３４４は解除される。それに代わって、Ｄ−ＦＦ回路７１ｄの出力によってエンプティ信号１０６を有効にするため、時刻Ｔ７から時刻Ｔ１０までの４周期の間、エンプティ信号１０６が有効になる。

本発明の実施の形態による半導体ディジタル回路の構成を示すブロック図である。 図１のエントリ管理フラグ回路の構成例を示すブロック図である。 図２に示すエントリ管理フラグの動作を説明するタイミングチャートである。 図２に示すエントリ管理フラグの動作を説明するタイミングチャートである。 本発明の一実施例によるＦＩＦＯバッファ回路のデータエントリレジスタの構成例を示す図である。 本発明の一実施例によるＦＩＦＯバッファ回路の書込みエントリ管理回路の構成例を示す図である。 本発明の一実施例によるＦＩＦＯバッファ回路の読出しエントリ管理回路の構成例を示す図である。 本発明の一実施例によるＦＩＦＯバッファ回路のパルス発生器の構成例を示す図である。 本発明の一実施例によるＦＩＦＯバッファ回路のフル信号生成回路の構成例を示す図である。 本発明の一実施例によるＦＩＦＯバッファ回路のエンプティ信号生成回路の構成例を示す図である。 本発明の一実施例によるＦＩＦＯバッファ回路の出力選択器の構成例を示す図である。 本発明の一実施例によるＦＩＦＯバッファ回路を図４〜図１１に示す回路構成とした場合の動作例を示すタイミングチャートである。 本発明の一実施例によるＦＩＦＯバッファ回路を図４〜図１１に示す回路構成とした場合の動作例を示すタイミングチャートである。 本発明の他の実施例によるＦＩＦＯバッファ回路のフル信号生成回路の構成例を示す図である。 本発明の他の実施例によるＦＩＦＯバッファ回路のエンプティ生成回路の構成例を示す図である。 図１４に示すフル信号生成回路の動作を説明するタイミングチャートである。 図１５に示すエンプティ信号生成回路の動作を説明するタイミングチャートである。

符号の説明

１ 入力側領域
２ 出力側領域
１０ 書込みエントリ管理回路
１１ａ〜１１ｄ データエントリレジスタ
１２ａ〜１２ｄ エントリ管理フラグ回路
１３ 読出しエントリ管理回路
１４ フル信号生成回路
１５ エンプティ信号生成回路
１６ 出力選択器
２０ ＮビットＤ−ＦＦ回路
２１ Ｎビット４入力選択器
２２ａ〜２２ｄ パルス発生器
２３ａ〜２３ｃ 非同期ＲＳ−ＦＦ回路
２４ 同期式ＲＳ−ＦＦ回路
２５ 遅延素子
５０ａ〜５０ｈ，
５３ａ〜５３ｉ ＡＮＤ回路
５１ａ，５１ｂ ＮＯＲ回路
５２ａ〜５２ｎ インバータ回路
５４ａ〜５４ｄ ＯＲ回路
７０ａ〜７０ｉ イネーブル付きＤ−ＦＦ回路
７１ａ〜７１ｒ Ｄ−ＦＦ回路
１００ 入力側領域クロック（ＣＬＫＩ）
１０１ 出力側領域クロック（ＣＬＫＯ）
１０２ 書込みイネーブル信号
１０３ データ入力
１０４ 読出しリクエスト信号
１０５ データ出力
１０６ エンプティ信号
１０７ フル信号
２００ａ〜２００ｄ エントリ書込み信号
２０１ａ〜２０１ｄ エントリ保持データ
２０２ａ〜２０２ｄ エントリ読出し信号
２０３ａ〜２０３ｄ 有効信号
２０４ａ〜２０４ｄ 反転信号
２０５ 選択信号
２０６ａ〜２０６ｄ エントリ保持データ
３００ａ〜３００ｄ 書込みエントリ管理フラグ
３０１ａ〜３０１ｄ 読出しエントリ管理フラグ
３０２ データ
３１０ セット信号
３１１ リセット信号
３１２，３１３ 内部信号
３１４，３１５ 出力信号
３４０〜３４４ 中間データ
３５０〜３５４ 中間データ

Claims (20)

1. 各々異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う半導体ディジタル回路であって、
   データを保持する複数のデータエントリレジスタと、前記複数のデータエントリレジスタ各々における有効なデータの有無を管理するエントリ管理フラグ回路と、前記データエントリレジスタのうちのデータを書込む先を指定する書込みエントリ管理回路と、前記データエントリレジスタのうちのデータを読出す先を指定する読出しエントリ管理回路と、前記読出しエントリ管理回路の指示によってデータエントリレジスタの内容の１つを選択して出力する出力選択器とを有し、
   前記エントリ管理フラグ回路を、前記書込みエントリ管理回路からのエントリ書込み信号を入力としかつ前記第１の回路領域のクロックで動作する第１のＤフリップフロップ回路と、前記読出しエントリ管理回路からのエントリ読出し信号を入力としかつ前記第２の回路領域のクロックで動作する第２のＤフリップフロップ回路と、前記第１のＤフリップフロップ回路の出力の立ち上がりエッジを検出してパルスを生成する第１のパルス発生器と、前記第２のＤフリップフロップ回路の出力を入力としかつ前記第２のＤフリップフロップ回路の立ち上がりエッジを検出してパルスを生成する第２のパルス発生器と、前記第１のパルス発生器の出力をセット入力としかつ前記第２のパルス発生器の出力をリセット入力とするとともに、正出力を有効信号出力としかつ反転出力を前記有効信号の反転出力とする非同期ＲＳフリップフロップ回路とから構成することを特徴とする半導体ディジタル回路。
2. 前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタが一杯になったことを示すフル信号を生成するフル生成回路が、すべてのエントリ管理フラグ回路の有効信号を入力とする第１の論理積回路と、前記第１の論理積回路の出力を前記第１の回路領域のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第１の論理積回路の出力と前記Ｄフリップフロップ回路の出力との論理和をとる第１の論理和回路とからなり、前記第１の論理和回路の出力を前記フル信号とすることを特徴とする請求項１記載の半導体ディジタル回路。
3. 前記エントリ管理フラグ回路の出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号を生成するエンプティ生成回路が、すべてのエントリ管理フラグ回路の有効信号の反転を入力とする第２の論理積回路と、前記第２の論理積回路の出力を前記第２の回路領域のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第２の論理積回路の出力と前記Ｄフリップフロップ回路の出力との論理和をとる第２の論理和回路とからなり、前記第２の論理和回路の出力を前記エンプティ信号とすることを特徴とする請求項１または請求項２記載の半導体ディジタル回路。
4. 前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタが一杯になったことを示すフル信号を生成するフル生成回路が、すべてのエントリ管理フラグ回路の有効信号を入力とする第１の論理積回路と、前記第１の論理積回路の出力を前記第１の回路領域のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第１の論理積回路の出力が有効でかつ前記Ｄフリップフロップ回路の出力が無効であることを検出してセットしかつ前記第１の回路領域のクロックの立ち上がりエッジでリセットする第１の非同期ＲＳフリップフロップ回路と、前記第１の論理積回路の出力と前記Ｄフリップフロップ回路の出力と前記第１の非同期ＲＳフリップフロップ回路の出力との論理和をとる第１の論理和回路とからなり、前記第１の論理和回路の出力を前記フル信号とすることを特徴とする請求項１記載の半導体ディジタル回路。
5. 前記エントリ管理フラグ回路の出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号を生成するエンプティ生成回路が、すべてのエントリ管理フラグ回路の有効信号の反転を入力とする第２の論理積回路と、前記第２の論理積回路の出力を前記第２の回路領域のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第２の論理積回路の出力が有効でかつ前記Ｄフリップフロップ回路の出力が無効であることを検出してセットするとともに、前記第２の回路領域のクロックの立ち上がりエッジでリセットする第２の非同期ＲＳフリップフロップ回路と、前記第２の論理積回路の出力と前記Ｄフリップフロップ回路の出力と前記第２の非同期ＲＳフリップフロップ回路の出力との論理和をとる第２の論理和回路とからなり、前記第２の論理和回路の出力を前記エンプティ信号とすることを特徴とする請求項１または請求項４記載の半導体ディジタル回路。
6. 第１のクロックで動作する回路領域から、第２のクロックで動作する回路領域へデータを転送するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファ回路であって、
   Ｎビット（Ｎは正の整数）のデータを保持するＭ個（Ｍは正の整数）のデータエントリレジスタと、前記データエントリレジスタのうちのデータを書込む先を指定する書込みエントリ管理回路と、前記データエントリレジスタのうちのデータを読出す先を指定する読出しエントリ管理回路と、前記読出しエントリ管理回路の指示によって前記データエントリレジスタの内容の１つを選択して出力する出力選択器と、前記データエントリレジスタ各々における有効なデータの有無を管理するＭエントリのエントリ管理フラグ回路と、前記エントリ管理フラグ回路各々の出力から前記データエントリレジスタが一杯になったことを示すフル信号を生成するフル生成回路と、前記エントリ管理フラグ回路各々の出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号を生成するエンプティ生成回路とを有し、
   前記データエントリレジスタと前記書込みエントリ管理回路と前記フル生成回路とを前記第１のクロックで動作させ、
   前記読出しエントリ管理回路と前記出力選択器と前記エンプティ生成回路とを前記第２のクロックで動作させ、
   前記エントリ管理フラグ回路を、前記書込みエントリ管理回路からのエントリ書込み信号を入力としかつ前記第１のクロックで動作する第１のＤフリップフロップ回路と、前記読出しエントリ管理回路からのエントリ読出し信号を入力としかつ前記第２のクロックで動作する第２のＤフリップフロップ回路と、前記第１のＤフリップフロップ回路の出力を入力とする第１のパルス発生器と、前記第２のＤフリップフロップ回路の出力を入力とする第２のパルス発生器と、前記第１のパルス発生器の出力をセット入力としかつ前記第２のパルス発生器の出力をリセット入力とするとともに、正出力を有効信号出力としかつ反転出力を前記有効信号の反転出力とする非同期ＲＦフリップフロップ回路とから構成することを特徴とするＦＩＦＯバッファ回路。
7. 前記フル生成回路が、すべてのエントリ管理フラグ回路の有効信号を入力とする第１の論理積回路と、前記第１の論理積回路の出力を前記第１のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第１の論理積回路の出力と前記Ｄフリップフロップ回路の出力との論理和をとる第１の論理和回路とからなり、前記第１の論理和回路の出力を前記フル信号とすることを特徴とする請求項６記載のＦＩＦＯバッファ回路。
8. 前記エンプティ生成回路が、すべてのエントリ管理フラグ回路の有効信号の反転を入力とする第２の論理積回路と、前記第２の論理積回路の出力を前記第２のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第２の論理積回路の出力と前記Ｄフリップフロップ回路の出力との論理和をとる第２の論理和回路とからなり、前記第２の論理和回路の出力を前記エンプティ信号とすることを特徴とする請求項６または請求項７記載のＦＩＦＯバッファ回路。
9. 前記フル生成回路が、すべてのエントリ管理フラグ回路の有効信号を入力とする第１の論理積回路と、前記第１の論理積回路の出力を前記第１のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第１の論理積回路の出力が有効でかつ前記Ｄフリップフロップ回路の出力が無効であることを検出してセットし、前記第１のクロックの立ち上がりエッジでリセットする第１の非同期ＲＳフリップフロップ回路と、前記第１の論理積回路の出力と前記Ｄフリップフロップ回路の出力と前記第１のＲＳフリップフロップ回路の出力との論理和をとる第１の論理和回路とからなり、前記第１の論理和回路の出力を前記フル信号とすることを特徴とする請求項６記載のＦＩＦＯバッファ回路。
10. 前記エンプティ生成回路が、すべてのエントリ管理フラグ回路の有効信号の反転を入力とする第２の論理積回路と、前記第２の論理積回路の出力を前記第２のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第２の論理積回路の出力が有効でかつ前記Ｄフリップフロップ回路の出力が無効であることを検出してセットし、前記第２のクロックの立ち上がりエッジでリセットする第２の非同期ＲＦフリップフロップ回路と、前記第２の論理積回路の出力と前記Ｄフリップフロップ回路の出力と前記第２のＲＳフリップフロップ回路の出力との論理和をとる第２の論理和回路とからなり、前記第２の論理和回路の出力を前記エンプティ信号とすることを特徴とする請求項６または請求項９記載のＦＩＦＯバッファ回路。
11. 各々異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う半導体ディジタル回路に用いるデータ受け渡し方法であって、
    データを保持する複数のデータエントリレジスタ各々における有効なデータの有無をエントリ管理フラグ回路にて管理し、前記データエントリレジスタのうちのデータを書込む先を書込みエントリ管理回路にて指定し、前記データエントリレジスタのうちのデータを読出す先を読出しエントリ管理回路にて指定し、前記読出しエントリ管理回路の指示によってデータエントリレジスタの内容の１つを出力選択器で選択して出力するとともに、
    前記エントリ管理フラグ回路を、前記書込みエントリ管理回路からのエントリ書込み信号を入力としかつ前記第１の回路領域のクロックで動作する第１のＤフリップフロップ回路と、前記読出しエントリ管理回路からのエントリ読出し信号を入力としかつ前記第２の回路領域のクロックで動作する第２のＤフリップフロップ回路と、前記第１のＤフリップフロップ回路の出力の立ち上がりエッジを検出してパルスを生成する第１のパルス発生器と、前記第２のＤフリップフロップ回路の出力を入力としかつ前記第２のＤフリップフロップ回路の立ち上がりエッジを検出してパルスを生成する第２のパルス発生器と、前記第１のパルス発生器の出力をセット入力としかつ前記第２のパルス発生器の出力をリセット入力とするとともに、正出力を有効信号出力としかつ反転出力を前記有効信号の反転出力とする非同期ＲＳフリップフロップ回路とから構成することを特徴とするデータ受け渡し方法。
12. 前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタが一杯になったことを示すフル信号を生成するフル生成回路を、すべてのエントリ管理フラグ回路の有効信号を入力とする第１の論理積回路と、前記第１の論理積回路の出力を前記第１の回路領域のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第１の論理積回路の出力と前記Ｄフリップフロップ回路の出力との論理和をとる第１の論理和回路とから構成し、前記第１の論理和回路の出力を前記フル信号とすることを特徴とする請求項１１記載のデータ受け渡し方法。
13. 前記エントリ管理フラグ回路の出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号を生成するエンプティ生成回路を、すべてのエントリ管理フラグ回路の有効信号の反転を入力とする第２の論理積回路と、前記第２の論理積回路の出力を前記第２の回路領域のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第２の論理積回路の出力と前記Ｄフリップフロップ回路の出力との論理和をとる第２の論理和回路とから構成し、前記第２の論理和回路の出力を前記エンプティ信号とすることを特徴とする請求項１１または請求項１２記載のデータ受け渡し方法。
14. 前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタが一杯になったことを示すフル信号を生成するフル生成回路を、すべてのエントリ管理フラグ回路の有効信号を入力とする第１の論理積回路と、前記第１の論理積回路の出力を前記第１の回路領域のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第１の論理積回路の出力が有効でかつ前記Ｄフリップフロップ回路の出力が無効であることを検出してセットしかつ前記第１の回路領域のクロックの立ち上がりエッジでリセットする第１の非同期ＲＳフリップフロップ回路と、前記第１の論理積回路の出力と前記Ｄフリップフロップ回路の出力と前記第１の非同期ＲＳフリップフロップ回路の出力との論理和をとる第１の論理和回路とから構成し、前記第１の論理和回路の出力を前記フル信号とすることを特徴とする請求項１１記載のデータ受け渡し方法。
15. 前記エントリ管理フラグ回路の出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号を生成するエンプティ生成回路を、すべてのエントリ管理フラグ回路の有効信号の反転を入力とする第２の論理積回路と、前記第２の論理積回路の出力を前記第２の回路領域のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第２の論理積回路の出力が有効でかつ前記Ｄフリップフロップ回路の出力が無効であることを検出してセットするとともに、前記第２の回路領域のクロックの立ち上がりエッジでリセットする第２の非同期ＲＳフリップフロップ回路と、前記第２の論理積回路の出力と前記Ｄフリップフロップ回路の出力と前記第２の非同期ＲＳフリップフロップ回路の出力との論理和をとる第２の論理和回路とから構成し、前記第２の論理和回路の出力を前記エンプティ信号とすることを特徴とする請求項１１または請求項１４記載のデータ受け渡し方法。
16. 第１のクロックで動作する回路領域から、第２のクロックで動作する回路領域へデータを転送するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファ回路に用いるデータ受け渡し方法であって、
    Ｎビット（Ｎは正の整数）のデータを保持するＭ個（Ｍは正の整数）のデータエントリレジスタのうちのデータを書込む先を書込みエントリ管理回路にて指定し、前記データエントリレジスタのうちのデータを読出す先を読出しエントリ管理回路にて指定し、前記読出しエントリ管理回路の指示によって前記データエントリレジスタの内容の１つを出力選択器にて選択して出力し、前記データエントリレジスタ各々における有効なデータの有無をＭエントリのエントリ管理フラグ回路にて管理し、前記エントリ管理フラグ回路各々の出力から前記データエントリレジスタが一杯になったことを示すフル信号をフル生成回路にて生成し、前記エントリ管理フラグ回路各々の出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号をエンプティ生成回路にて生成するとともに、
    前記データエントリレジスタと前記書込みエントリ管理回路と前記フル生成回路とを前記第１のクロックで動作させ、
    前記読出しエントリ管理回路と前記出力選択器と前記エンプティ生成回路とを前記第２のクロックで動作させ、
    前記エントリ管理フラグ回路を、前記書込みエントリ管理回路からのエントリ書込み信号を入力としかつ前記第１のクロックで動作する第１のＤフリップフロップ回路と、前記読出しエントリ管理回路からのエントリ読出し信号を入力としかつ前記第２のクロックで動作する第２のＤフリップフロップ回路と、前記第１のＤフリップフロップ回路の出力を入力とする第１のパルス発生器と、前記第２のＤフリップフロップ回路の出力を入力とする第２のパルス発生器と、前記第１のパルス発生器の出力をセット入力としかつ前記第２のパルス発生器の出力をリセット入力とするとともに、正出力を有効信号出力としかつ反転出力を前記有効信号の反転出力とする非同期ＲＦフリップフロップ回路とから構成することを特徴とするデータ受け渡し方法。
17. 前記フル生成回路を、すべてのエントリ管理フラグ回路の有効信号を入力とする第１の論理積回路と、前記第１の論理積回路の出力を前記第１のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第１の論理積回路の出力と前記Ｄフリップフロップ回路の出力との論理和をとる第１の論理和回路とから構成し、前記第１の論理和回路の出力を前記フル信号とすることを特徴とする請求項１６記載のデータ受け渡し方法。
18. 前記エンプティ生成回路を、すべてのエントリ管理フラグ回路の有効信号の反転を入力とする第２の論理積回路と、前記第２の論理積回路の出力を前記第２のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第２の論理積回路の出力と前記Ｄフリップフロップ回路の出力との論理和をとる第２の論理和回路とから構成し、前記第２の論理和回路の出力を前記エンプティ信号とすることを特徴とする請求項１６または請求項１７記載のデータ受け渡し方法。
19. 前記フル生成回路を、すべてのエントリ管理フラグ回路の有効信号を入力とする第１の論理積回路と、前記第１の論理積回路の出力を前記第１のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第１の論理積回路の出力が有効でかつ前記Ｄフリップフロップ回路の出力が無効であることを検出してセットし、前記第１のクロックの立ち上がりエッジでリセットする第１の非同期ＲＳフリップフロップ回路と、前記第１の論理積回路の出力と前記Ｄフリップフロップ回路の出力と前記第１のＲＳフリップフロップ回路の出力との論理和をとる第１の論理和回路とから構成し、前記第１の論理和回路の出力を前記フル信号とすることを特徴とする請求項１６記載のデータ受け渡し方法。
20. 前記エンプティ生成回路を、すべてのエントリ管理フラグ回路の有効信号の反転を入力とする第２の論理積回路と、前記第２の論理積回路の出力を前記第２のクロックに同期させるための１個のＤフリップフロップ回路及び複数個を従属接続したＤフリップフロップ回路のうちのいずれかと、前記第２の論理積回路の出力が有効でかつ前記Ｄフリップフロップ回路の出力が無効であることを検出してセットし、前記第２のクロックの立ち上がりエッジでリセットする第２の非同期ＲＦフリップフロップ回路と、前記第２の論理積回路の出力と前記Ｄフリップフロップ回路の出力と前記第２のＲＳフリップフロップ回路の出力との論理和をとる第２の論理和回路とから構成し、前記第２の論理和回路の出力を前記エンプティ信号とすることを特徴とする請求項１６または請求項１９記載のデータ受け渡し方法。

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