JP2002141922A - ループ型バスシステム - Google Patents

Abstract

(57)【要約】 【課題】 複数の周辺モジュール間の超高速データ転送
を可能とするループ型バスシステムを提供する。 【解決手段】 各周辺モジュールにバス制御回路２１乃
至２８を備え、互に隣り合うバス制御回路同士をループ
状に相互接続させ、ループ型バスシステムのデータ転送
フレーム周期を定める基準クロック信号を生成するクロ
ック発生器６０を一つ備え、且つ、各バス制御回路２１
乃至２８にあらかじめ定めた遅延量を与えるクロック遅
延回路４１乃至４８を備え、互に隣り合う該クロック遅
延回路同士を相互接続させるが、初段に位置するクロッ
ク遅延回路４１には最終段のクロック遅延回路４８では
なく、クロック発生器６０と接続させることにより、前
記基準クロック信号に対し、それぞれあらかじめ定めた
遅延量の遅延クロック信号を生成させて、該遅延クロッ
ク信号を各バス制御回路２１乃至２８のデータ転送用動
作タイミングとして用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムにおけるバスシステムに関し、特に、コンピュータ
システムを構成する複数の各種周辺モジュール（プロセ
サ，メモリ，ハードディスク，コンパクトディスク，プ
リンタ，スキャナ，通信機器，バス間ブリッジなど）を
相互接続し、異なる位相のクロック信号を各周辺モジュ
ールに割り当てた多重位相クロック信号を用いることに
より、転送能力を向上させたループ型システムに関す
る。また、シングルチップマイクロコンピュータのごと
き論理ＬＳＩの内部バス、あるいは、組み込み機器にお
けるループ型バスシステムとしても応用することができ
る。

【０００２】

【従来の技術】近年のコンピュータシステムにおいて
は、ＧＨｚオーダーで動作するＣＰＵ，ラムバス（Ｒａ
ｍｂｕｓ）ＤＲＡＭをはじめとする高速メモリ，ギガビ
ットイーサネット（登録商標）をはじめとする各種通信
インタフェース回路等、各種の周辺モジュール（あるい
は、機能モジュール）の高速化は目覚しく、これに伴
い、これらの周辺モジュールを相互接続するバスシステ
ムの高速化への要求は高まる一方である。バスシステム
の高速化の方法としては、単純にクロックをあげる方法
があるが、半導体素子の特性や消費電力、放熱等の問題
から限界がある。次に、バス自体を複数本用意してバス
システム全体の転送能力を上げる方法があるが、この場
合はバスシステムを構成する回路が複雑化し、大規模化
するとともに、高速化自体にも困難が伴う。

【０００３】また、別の高速化手法として、特開平３−
１７９９５２号公報「時分割多重ループ型バスシステ
ム」にて開示されているループ型バスシステムにおける
調停バス方式がある。本調停バス方式においては、バス
サイクルを有効に利用できるように、データ転送用のル
ープ型バスとは別に、データ転送に必要なタイムスロッ
トの調停を行なうループ型の調停バスを設けて、該調停
バスを用いて、バスシステムのタイムスロットの衝突制
御を行なわんとするものである。この場合、共通のタイ
ミング発生器により時間フレームを複数のタイムスロッ
トに区切り、ループ型調停バスを用いて、各タイムスロ
ットごとにデータ転送用ループ型バスに接続されている
特定のエージェントすなわち周辺モジュールからのデー
タ転送要求を受け付け、ループ型調停バスにて、要求さ
れたタイムスロットでデータ転送用ループ型バスが使用
可能の旨を判断した場合には、そのエージェントすなわ
ち周辺モジュールに対してデータ転送許可を行なうもの
である。ここで、データ転送用ループ型バスに接続され
た複数のエージェントすなわち周辺モジュールには、そ
れぞれ３ステートバッファによる双方向バッファを備え
ていて、該双方向バッファとデータ転送用バスとを接続
しており、データ転送用バス上、双方向へのデータ転送
が可能となっているが、同時には複数のデータを保持さ
せることはできないので、前記の調停バスにより、デー
タ転送用バスのタイムスロットの管理がされている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
バスシステムにおいては、データ転送用バスと周辺モジ
ュールとの接続は、双方向の３ステートバッファ等を介
して行われており、高速化の要求が益々高まってきてい
る現状においては、データ転送用バスに３ステートバッ
ファ等を挿入することに伴うデータ信号の伝搬遅延時間
が無視できなくなってきている。また、共通のタイミン
グ発生器を用いて、データ転送用バスのタイムスロット
を発生させる場合においても、データ転送用バスの超高
速化に伴い、タイミング発生器の発生周波数を超高周波
数化・超高精度化とする必要があり、また、タイムスロ
ットの調停回路の動作時間も無視できなく、コストパフ
ォーマンス的に問題がある。

【０００５】本発明は、かかる問題に鑑みてなされたも
のであり、データ転送用ループ型バスとして、単一の一
方向ループ型バスシステムを採用することにより、デー
タ転送バスと周辺モジュールとの接続に、遅延が少ない
簡単なゲート回路を用いることを可能とし、バス上の信
号伝搬遅延が少ない超高速データ転送を実現させんとす
るものである。さらには、タイミング発生器としてのク
ロック発振器の発振周波数をあげることなく、データ転
送用バスの時間フレームに相当する発振周波数で基準ク
ロック信号を生成させ、かかる基準クロック信号の位相
を所定の時間ずつ遅延させた遅延クロック信号をそれぞ
れの周辺モジュールのデータ転送用の動作タイミング信
号として用いることにより、超高速データ転送を実現せ
んとするものである。すなわち、同一周波数で位相の異
なるクロック（すなわち遅延クロック信号）を各周辺モ
ジュールのデータ転送用の動作タイミング信号として、
それぞれ利用することにより、動作クロックの周波数を
データ転送用バスの時間フレームに相当する周波数以上
に高速化すること無く、データ転送用バスとして、単一
の一方向ループ型バスを用いて、複数の周辺モジュール
が、同時に、超高速のデータ転送を１つのクロック周期
内で、ある程度行なうことを可能とするものである。更
に、回路規模や消費電力をほとんど増やさずに、大幅な
転送能力の向上を図ることを可能とするものである。ま
た、バスマスタ（バスの使用権を有する周辺モジュー
ル）となる複数の周辺モジュールの同時データ転送が、
発生した場合でも、該バスマスタ間でのデータ衝突防止
用の前記調停作業を不要にし、且つ、データ転送用のバ
スとのデータ転送制御を行なうバス制御回路の構成を単
純化することにより、周辺モジュール数の変更の際にも
バス制御回路の数を容易に変更可能なバスシステムを提
供することを目的としている。

【０００６】

【課題を解決するための手段】請求項１の発明は、複数
の周辺モジュール間でデータ転送を行なうべく、各前記
周辺モジュール毎に周辺モジュール本体とバス制御回路
とを有し、互に隣り合う前記周辺モジュール内の前記バ
ス制御回路同士をループ状に配設されているバスにより
相互接続させることにより、相互にデータ転送を行なう
ループ型バスシステムにおいて、該ループ型バスシステ
ムのデータ転送フレーム周期を定める基準クロック信号
を生成するクロック発生器を備え、且つ、各前記バス制
御回路に、あらかじめ定められた遅延量を生成させるク
ロック遅延回路を備えさせ、互に隣り合う前記バス制御
回路内の前記クロック遅延回路同士を相互に接続させる
が、初段に位置するクロック遅延回路のみは最終段に位
置するクロック遅延回路ではなく、前記クロック発生器
と接続させることにより、前記基準クロック信号に対
し、それぞれあらかじめ定められた遅延量を有する遅延
クロック信号を生成させて、該遅延クロック信号を各前
記バス制御回路のデータ転送用動作タイミングとして用
いることを特徴とするループ型バスシステムである。

【０００７】請求項２の発明は、請求項１の発明におい
て、前記バス制御回路が、前段の前記バス制御回路から
受信したデータ転送動作制御用の制御信号、もしくは、
前記周辺モジュール本体からのデータ転送動作制御用の
制御信号に基づいて、該バス制御回路の動作を制御する
新たな制御信号を生成する制御信号生成回路を有し、ま
た、次段に位置する前記バス制御回路に対して転送すべ
く、前記遅延クロック信号に同期させて、転送データ
と、前記制御信号生成回路からのデータ転送動作制御用
の制御信号とを、それぞれ蓄積させるデータ転送レジス
タと、制御信号転送レジスタとを有し、且つ、前記制御
信号生成回路が生成する前記制御信号に基づいて、前記
周辺モジュール本体から前記バス上に送信すべき送信デ
ータを取り込むためのデータ入力レジスタと、逆に、前
記バス上にある受信すべき受信データを前記周辺モジュ
ール本体に取り出すためのデータ出力バッファとを有
し、更に、前記制御信号生成回路が生成する前記制御信
号に基づいて、前記データ転送レジスタに蓄積させる前
記転送データとして、前記データ入力バッファと、前段
からのバス、あるいは、空きデータを生成する空きデー
タ発生回路のうちのいずれかにあるデータを選択するた
めのデータ選択回路を有していることを特徴とするルー
プ型バスシステムである。

【０００８】請求項３の発明は、請求項１または２の発
明において、前記遅延クロック信号を生成させる前記ク
ロック遅延回路の遅延量を、相互に接続されている前段
の前記クロック遅延回路が生成させた前段の前記クロッ
ク信号の生起時点から、前段の前記バス制御回路から転
送されてくる転送データ及び転送動作制御用の制御信号
の信号波形が当該バス制御回路において確定した安定状
態に達するまでの遅延時間以上の遅延量に設定している
ことを特徴とするループ型バスシステムである。

【０００９】請求項４の発明は、請求項１乃至３のいず
れかの発明において、前記クロック発生器が可変クロッ
ク制御回路からなり、該可変クロック制御回路が、クロ
ック制御信号により発振周波数を変更させることができ
る可変周波数クロック発振器と、該可変周波数クロック
発振器が生成する基準クロック信号の位相と、前記可変
周波数クロック発振器と接続される前記初段に位置する
前記クロック遅延回路から最遠端の位置にある最終段の
前記クロック遅延回路が生成する遅延クロック信号の位
相との位相差を検出する位相差検出回路と、検出された
該位相差を平滑化して、前記可変周波数クロック発振器
の発振周波数を制御する前記クロック制御信号を生成す
るループフィルタとを有していることを特徴とするルー
プ型バスシステムである。

【００１０】請求項５の発明は、請求項１乃至３のいず
れかの発明において、前記クロック遅延回路が、可変ク
ロック遅延回路からなり、該可変クロック遅延回路が、
複数個のバッファ回路の縦続接続から構成され、該バッ
ファ回路のそれぞれの出力信号の中から最適の遅延量を
有する出力信号を、前記遅延クロック信号として、選択
させることができる遅延量選択回路を有していることを
特徴とするループ型バスシステムである。

【００１１】請求項６の発明は、請求項１乃至５いずれ
かの発明において、各前記バス制御回路が、すべての各
バス制御回路毎の空き状態／使用状態を示す全バス使用
状態情報を有し、新たなデータ転送要求が発生する都
度、該新たなデータ転送において使用されるバス制御回
路がすべて空き状態にある場合に、該新たなデータ転送
の要求を受け付ける転送要求受付手段と、該新たなデー
タ転送において使用されるバス制御回路をすべて使用状
態を示す情報に前記全バス使用状態情報を書き換えさせ
ると共に、書き換えられた前記全バス使用状態情報をす
べてのバス制御回路に送信させる使用状態情報送信手段
とを有することにより、複数の前記周辺モジュールが同
時にデータ転送動作を行なうことができることを特徴と
するループ型バスシステムである。

【００１２】

【発明の実施の形態】本発明にかかるループ型バスシス
テムについて、以下に、図を用いて説明する。 ［請求項１］まず、本発明によるループ型バスシステム
の構成の一実施例について、図１に基づいて説明する。
ここに、図１は、本発明によるループ型バスシステムの
構成の一実施例を示すブロック図であり、一例として、
８個の周辺モジュールから構成されている場合を示して
いる。図１においては、複数の周辺モジュール１乃至８
が、一方向にのみ（図１においては、右回り方向にの
み）データ転送が可能な単一のループ型バスを形成する
バス７１乃至７８により、相互に接続されて、互にデー
タの送受信を行なうことが可能な構成となっている。周
辺モジュール１乃至８のそれぞれは、同一の回路ブロッ
ク構成であり、周辺モジュール本体１乃至８ １１乃至
１８と、該周辺モジュール本体１乃至８ １１乃至１８
をデータ転送用のバス７１乃至７８に接続するためのバ
ス制御回路１乃至８（ＢＳ１乃至８）２１乃至２８とを
有している。

【００１３】ここに、周辺モジュール本体１乃至８ １
１乃至１８は、それぞれ、プロセサ，メモリ，ハードデ
ィスク，コンパクトディスク，プリンタ，スキャナ，通
信機器あるいはバス間ブリッジ回路など、コンピュータ
システムを構成する各種の機能モジュールを総称するも
のである。また、バス制御回路１乃至８（ＢＳ１乃至
８）２１乃至２８は、それぞれ、バスインタフェース回
路１乃至８（ＢｕｓＩ／Ｆ１乃至８）３１乃至３８と、
クロック遅延回路１乃至８（Ｄｌｙ１乃至８）４１乃至
４８とを備えている。

【００１４】バスインタフェース回路１乃至８（Ｂｕｓ
Ｉ／Ｆ１乃至８）３１乃至３８は、それぞれ、データ転
送用のバス７１乃至バス７８を介して互に隣りあうバス
インタフェース回路と相互に接続されていて、その間の
データの転送動作を制御したり、周辺モジュール本体と
の間のデータの送受信動作を制御するためのものであ
る。したがって、バスインタフェース回路１乃至８（Ｂ
ｕｓＩ／Ｆ１乃至８）３１乃至３８は、転送すべきデー
タをバッファリングするための各種レジスタや該レジス
タとデータを送受するためのバス（接続線）からなるデ
ータ回路部と、該データ回路部のデータ転送を制御する
ために必要な各種制御信号（例えば、データの転送先ア
ドレスやデータの転送元アドレスなどのアドレス情報を
含むデータ転送通知信号，データ転送終了信号など）を
生成したり、隣り合うバスインタフェース回路間、ある
いは、周辺モジュール本体との間で各種制御信号を送受
信したりするための制御回路生成回路とを備えている。
また、バスインタフェース回路１乃至８（ＢｕｓＩ／Ｆ
１乃至８）３１乃至３８は、前述した如く、データ転送
用ループ型バスを形成するバス７１乃至７８上の一方向
にのみデータを転送させることができる構成としてお
り、双方向にデータ転送をさせるための３ステートバッ
ファなどを不要とすることにより、回路構成を簡素化さ
せ、データ転送の高速化を実現させている。

【００１５】また、クロック遅延回路１乃至８（Ｄｌｙ
１乃至８）４１乃至４８は、それぞれ、遅延クロック信
号線６１ｃ乃至６７ｃを介して、互に隣り合うクロック
遅延回路と相互に接続されており、それぞれ自己のクロ
ック遅延回路が属しているバス制御回路におけるデータ
送受信用の動作タイミングとなる遅延クロック信号を生
成している。

【００１６】尚、ループ型バスシステムを構成する初段
目の周辺モジュール１に備えられているクロック遅延回
路１（Ｄｌｙ１）４１の前段は、最終段の周辺モジュー
ル８に備えられているクロック遅延回路８（Ｄｌｙ８）
４８と接続されているのではなく、本ループ型バスシス
テムに唯一備えられていて、基準クロック信号を生成さ
せるクロック発生器（ＣＬＫ）６０と基準クロック信号
線６０ｃを介して接続されている。

【００１７】従って、最終段の周辺モジュール８に備え
られているクロック遅延回路８（Ｄｌｙ８）４８の次段
への遅延クロック信号線は用意されていなく、遅延回路
８（Ｄｌｙ８）４８の出力である遅延クロック信号は、
該遅延回路が属している最終段のバス制御回路８におけ
る動作タイミングとしてのみ動作する。

【００１８】ここに、クロック発生器（ＣＬＫ）６０が
生成する基準クロック信号は、データ転送用のバス７１
乃至７８のデータ転送周期であるデータ転送フレーム周
期を規定するパルス信号であり、該データ転送フレーム
周期となる一定時間間隔毎に繰り返し生成されるパルス
信号である。また、前記基準クロック信号が基準クロッ
ク信号線６０ｃを介して分配されている初段のクロック
遅延回路１（Ｄｌｙ１）４１は、該基準クロック信号の
位相を所定の時間（位相）Ｔだけ遅延させた遅延量１Ｔ
の１Ｔ遅延クロック信号を生成させる。所定の時間Ｔと
は、前段の周辺モジュールのバスインタフェース回路か
ら送信されてくる転送データや制御信号の信号波形が過
渡状態を確実に経過して安定状態に達した時点で、かか
る転送データや制御信号の受信動作を行わしめるよう
に、前段の動作タイミングを適当な時間遅延させること
により、入力されてくる各種信号が確定した状態で受信
動作を開始させるための動作タイミングを設定させてい
るものである。従って、例えば、所定の時間Ｔは、基準
クロック信号の生起間隔であるデータ転送フレーム周期
を、当該ループ型バスシステムに接続されている周辺モ
ジュール数で除算した時間に相当する時間と規定しても
よく、８台の周辺モジュールが接続されている場合、８
×Ｔが基準クロック信号の生起周期となる。

【００１９】尚、必ずしも、各周辺モジュールのクロッ
ク遅延回路毎にすべて等しい値である必要はなく、各周
辺モジュールのバスインタフェース回路に最適な遅延量
を設定させ、初段から最終段の周辺モジュールのクロッ
ク遅延回路までの各遅延量の総合計が、基準クロック信
号の発生周期と一致していれば良い。但し、以降の記述
においては、説明を簡単にするために、すべてのクロッ
ク遅延回路の遅延量が等しい値、すなわち、所定の時間
Ｔが、各クロック遅延回路で等しい値になっている場合
を例にとって説明する。

【００２０】また、初段のクロック遅延回路１（Ｄｌｙ
１）４１が生成した前記１Ｔ遅延クロック信号は、前述
したように、遅延クロック信号線６１ｃを介して、次段
のクロック遅延回路２（Ｄｌｙ２）４２に供給される。
以降、ループ型バスシステム上のデータの流れ方向（図
１の実施例においては、右回り方向）に沿って、順次、
次段のクロック遅延回路（Ｄｌｙ）に遅延クロック信号
線を介して供給されていくが、これらのクロック遅延回
路２乃至８（Ｄｌｙ２乃至８）４２乃至４８は、すべ
て、初段のクロック遅延回路１（Ｄｌｙ１）４１と同様
に、供給されてくる遅延クロック信号を、更に所定の時
間Ｔずつ遅延させた遅延クロック信号を生成させるもの
である。

【００２１】したがって、クロック遅延回路１，２，
…，８（Ｄｌｙ１，２，…，８）４１，４２，…４８の
それぞれのクロック遅延回路で生成される遅延クロック
信号は、基準クロック信号の位相から、それぞれ、１
Ｔ，２Ｔ，…，８Ｔの遅延量となる１Ｔ遅延クロック信
号，２Ｔ遅延クロック信号，…，８Ｔ遅延クロック信号
となる。ここに、最終段のクロック遅延回路８（Ｄｌｙ
８）４８が生成した８Ｔ遅延クロック信号の位相は、所
定の時間Ｔの調整を厳密に行なうことにより、前述のよ
うに、クロック発生器（ＣＬＫ）６０が生成している基
準クロック信号の位相と完全に一致したものとなる。

【００２２】以上のごとく、各周辺モジュール１乃至８
にそれぞれ備えられているクロック遅延回路１乃至８
（Ｄｌｙ１乃至８）４１乃至４８から生成される各周辺
モジュール毎に異なる位相の遅延クロック信号である多
重位相クロック信号を用いて、各周辺モジュールのデー
タ転送用の動作タイミングとすることにより、ループ型
バスシステム上に多数配置されているデータ転送用の各
種レジスタの個数に比較して、圧倒的に少ない位相数の
遅延クロック信号で、データ転送動作を実現させること
ができ、ループ型バスシステムのデータ転送能力を向上
させることができる。また、基準クロック信号に基づい
て、互に隣り合う周辺モジュール毎にそれぞれ所定の時
間Ｔずつ位相が異なる動作タイミングでデータの転送を
行なうこととなるので、各周辺モジュール間のデータ衝
突防止用の調停処理も不要である。

【００２３】なお、図１においては、クロック発生器
（ＣＬＫ）６０からの基準クロック信号が分配されてい
る初段の周辺モジュール１において、クロック遅延回路
１（Ｄｌｙ１）４１を用いて、所定の時間Ｔだけ遅延さ
せた１Ｔ遅延クロック信号を動作タイミングとして用
い、最終段の周辺モジュール８においては、基準クロッ
ク信号の位相から８Ｔの遅延量を有する８Ｔ遅延クロッ
ク信号（すなわち、一巡して基準クロック信号の位相と
同一の位相となる遅延クロック信号）を動作タイミング
として用いているが、初段の周辺モジュール１にクロッ
ク遅延回路１（Ｄｌｙ１）４１を設けず、基準クロック
信号そのものすなわち基準クロック信号の位相からの遅
延量が０である０Ｔ遅延クロック信号をデータ送受信用
の動作タイミングとして用いることとしても良い。かか
る場合においては、それぞれの周辺モジュール１，２，
…，８におけるデータ送受信用の動作タイミングとして
は、基準クロック信号の位相からの遅延量がそれぞれ０
Ｔ，１Ｔ，…，７Ｔである０Ｔ遅延クロック信号，１Ｔ
遅延クロック信号，…，７Ｔ遅延クロック信号になる。

【００２４】次に、図１を用いて、本発明にかかるルー
プ型バスシステムの動作について更に説明する。図１に
おいて、例えば、周辺モジュール本体５ １５は通信機
器であり、周辺モジュール本体１ １１がハードディス
ク装置である。ここで、周辺モジュール本体５である通
信機器が接続されている外部の通信ネットワークから送
信されてきたデータを、周辺モジュール本体１であるハ
ードディスク装置に、ループ型バスを介して転送して蓄
積させる場合を例にとって、本ループ型バスシステムの
動作の概略を説明する。

【００２５】まず、外部の通信ネットワークから送信さ
れてきたデータを周辺モジュール本体５ １５の通信機
器が受信すると、該周辺モジュール本体５は自己の周辺
モジュール５ １５にあるバス制御回路５（ＢＳ５）２
５を起動して、周辺モジュール１への受信データの転送
要求を発する。起動されたバス制御回路５（ＢＳ５）２
５は、周辺モジュール本体５ １５から、接続バス５５
を介して、転送すべきデータを取り出した後、クロック
遅延回路５（Ｄｌｙ５）４５が生成する５Ｔ遅延クロッ
ク信号（基準クロック信号の位相から５Ｔの遅延量とな
る遅延クロック信号）のタイミングがくる都度、周辺モ
ジュール本体５ １５からバスインタフェース回路５
（Ｂｕｓ Ｉ／Ｆ５）３５に取り出されていた転送デー
タを、逐次、データ転送用のバス７５を介して、バスイ
ンタフェース回路５（Ｂｕｓ Ｉ／Ｆ５）３５から次段
のバスインタフェース回路６（Ｂｕｓ Ｉ／Ｆ６）３６
に向けて送信を行なう。

【００２６】また、該データ転送の開始と同時に、バス
インタフェース回路５（Ｂｕｓ Ｉ／Ｆ５）３５は、デ
ータの転送先である周辺モジュール本体１ １１のバス
インタフェース回路１（Ｂｕｓ Ｉ／Ｆ１）３１を示す
アドレス情報と、データの転送元である周辺モジュール
本体５ １５のバスインタフェース回路５（ＢｕｓＩ／
Ｆ５）３５を示すアドレス情報とを含むデータ転送通知
信号を、バス７５を介して、次段のバスインタフェース
回路６（Ｂｕｓ Ｉ／Ｆ６）３６に向けて送信する。な
お、本ループ型バスシステムは、前述した通り、一方向
にのみ転送されるバスであり、図１の実施例において
は、右回り方向にのみ転送され、逆方向には転送されな
い。更に、クロック遅延回路５（Ｄｌｙ５）４５で生成
された５Ｔ遅延クロック信号も、遅延クロック信号線６
５ｃを介して、次段のクロック遅延回路６（Ｄｌｙ６）
４６に送信される。

【００２７】次段のバス制御回路６（ＢＳ６）２６にお
いては、前段から転送されてきたデータ転送通知信号に
含まれているデータの転送先を示すアドレス情報とし
て、自己のバスインタフェース回路６（Ｂｕｓ Ｉ／Ｆ
６）３６が指定されていないことを識別すると、該デー
タ転送通知信号と、更に、該データ転送通知信号と同時
にバス７５上を転送されてきている転送データとを、そ
のまま、次段のバス制御回路７（ＢＳ７）２７のバスイ
ンタフェース回路７（Ｂｕｓ Ｉ／Ｆ７）３７に向け
て、バス７６を介して転送させる。転送される動作タイ
ミングは、前段から送信されてきていた前記５Ｔ遅延ク
ロック信号が、クロック遅延回路６（Ｄｌｙ６）４６に
おいて、更に所定の時間Ｔ遅延されて生成された６Ｔ遅
延クロック信号（基準クロック信号の位相から６Ｔの遅
延量となる遅延クロック信号）のタイミングである。な
お、該６Ｔ遅延クロック信号も、遅延クロック信号線６
６ｃを介して、次段のクロック遅延回路７（Ｄｌｙ７）
４７に向けて送信される。

【００２８】以降、同様の動作が繰り返されて、バス７
６上に転送されてきたデータ転送通知信号と転送データ
とは、バスインタフェース回路７（Ｂｕｓ Ｉ／Ｆ７）
３７，バス７７，バスインタフェース回路８（Ｂｕｓ
Ｉ／Ｆ８）３８，バス７８へと転送されていき、同時
に、遅延クロック信号線６６ｃを介して送信されてきた
６Ｔ遅延クロック信号も、クロック遅延回路７（Ｄｌｙ
７）４７，遅延クロック信号線６７ｃ，クロック遅延回
路８（Ｄｌｙ８）４８へと送受信が繰り返され、転送デ
ータの送受信動作タイミングを規定する遅延クロック信
号として、６Ｔ遅延クロック信号を基に、順次、所定の
時間Ｔずつ遅延した位相となる７Ｔ遅延クロック信号，
８Ｔ遅延クロック信号が生成されていく。従って、転送
データも、バスインタフェース回路を経由する都度、順
次、所定の時間Ｔずつ遅延された位相で、バス７７，７
８上を転送されていく。

【００２９】ここで、バス７８上に転送データの転送を
開始する動作タイミングである８Ｔ遅延クロック信号の
位相は、前述したように、基準クロック信号と同じ位相
（すなわち、基準クロック信号からの遅延量が０となる
０Ｔ遅延クロック信号と等価な遅延クロック信号）であ
る。一方、バス７８上の転送データを受信する次段のバ
スインタフェース回路１（Ｂｕｓ Ｉ／Ｆ１）３１の動
作タイミングは、基準クロック信号の位相から所定の時
間Ｔのみ遅延した１Ｔ遅延クロック信号であり、バス７
８上に８Ｔ遅延クロック信号の転送開始タイミングで転
送されてくる転送データの信号波形が安定状態になった
時点で、バスインタフェース回路１（Ｂｕｓ Ｉ／Ｆ
１）３１によって、確実に受信することができる。すな
わち、最終段の周辺モジュール８にあるクロック遅延回
路８（Ｄｌｙ８）４８が生成する８Ｔ遅延クロック信号
を、遅延クロック信号線を介して、初段の周辺モジュー
ル１のクロック遅延回路１（Ｄｌｙ１）４１に供給して
いないが、ループ型バスシステム上に転送される転送デ
ータの送受信動作を安定して行わしめることができる。

【００３０】バスインタフェース回路１（Ｂｕｓ Ｉ／
Ｆ１）３１において、バス７８を介して、前段のバスイ
ンタフェース回路８（Ｂｕｓ Ｉ／Ｆ８）３８から転送
されてきたデータ転送通知信号に含まれているデータの
転送先を示すアドレス情報が、自己のバスインタフェー
ス回路１（Ｂｕｓ Ｉ／Ｆ１）３１を指定していること
が識別されると、同時にバス７８上を転送されてきてい
る転送データを取り込み、更に、周辺モジュール本体１
１１に対して、取り込んだデータを出力するように指
示するデータ出力指示信号を送出する。さらに、次段へ
のデータ転送用のバス７１上には空きデータ（無効デー
タ）を送信させ、次段のバスインタフェース回路２（Ｂ
ｕｓ Ｉ／Ｆ２）３２以降が、データ転送動作を行なう
必要がない状態にあることを、すなわち、バス制御回路
の使用状態が開放状態のままで良いことを通知し、開放
状態を維持させる。

【００３１】データ出力指示信号を受信した周辺モジュ
ール本体１ １１は、バスインタフェース回路１（Ｂｕ
ｓ Ｉ／Ｆ１）３１内に取り込まれている転送データを
読み出し、周辺モジュール本体１ １１を構成している
ハードディスク装置に逐次蓄積させていく。かかる一連
の動作により、周辺モジュール本体５ １５の通信機器
によって外部の通信ネットワークから受信されているデ
ータが、ループ型バスシステムを介して、逐次、周辺モ
ジュール本体１ １１のハードディスク装置内に蓄積さ
れていくこととなる。

【００３２】以上に説明した如き構成のループ型バスシ
ステムにおいては、周辺モジュールに対応させて多段に
接続させたクロック遅延回路により、基準クロック信号
から所定の時間Ｔずつ位相が異なる多相の遅延クロック
信号（換言すれば、多重位相クロック信号）を、各周辺
モジュールのバス制御回路毎に生成させて、データ転送
用の動作タイミングとして利用させるものであり、各バ
スインタフェース回路毎に転送データの信号波形が安定
状態となる最適の動作タイミングを、各バス制御回路毎
に遅延クロック信号として設定させることも可能となる
ので、すべてのバスインタフェース回路に同じ位相の同
期クロック信号を供給する場合に比し、ループ型バスシ
ステム上でのデータ転送にかかる遅延を大幅に短縮させ
ることが可能であり、データ転送能力を大幅に向上させ
ることができる。また、ループ型バスシステム内には、
データ転送用や周辺モジュール本体とのデータ入出力用
などに多数のレジスタが備えられているにも拘わらず、
かかるレジスタの個数に比較して、ずっと少ないクロッ
ク信号数（位相が異なるクロック信号の種類数）にて、
データの転送動作を実行させることができるので、デー
タ転送の高速化に適しており、データの転送能力を大幅
に向上させることができる。また、ループ型のバス構成
とするので、周辺モジュールを配置する上でのレイアウ
トも容易となる。

【００３３】［請求項２］次に、図１に示すループ型バ
スシステムを構成しているバス制御回路１乃至８（ＢＳ
１乃至８）２１乃至２８の内部の回路ブロックの構成例
について説明する。ここに、各バス制御回路１乃至８
（ＢＳ１乃至８）２１乃至２８は、すべて、図２に示す
ごとく、同一の回路構成からなっている。ここでは、前
述の本発明にかかるループ型バスシステムの動作説明に
おいて、データの転送元として例示したバス制御回路５
（ＢＳ５）２５を例にとって、その回路構成を図２に示
している。すなわち、図２は、バス制御回路の構成の一
実施例を示すブロック図であり、図１に示すバス制御回
路５（ＢＳ５）２５と同じ回路ブロックについては、図
１と同じ符号を用いて示している。

【００３４】図２において、バス制御回路５（ＢＳ５）
２５内にあるバスインタフェース回路５（Ｂｕｓ Ｉ／
Ｆ５）３５は、バス７４を介して、前段のバス制御回路
４（ＢＳ４）２４内のバスインタフェース回路４（Ｂｕ
ｓ Ｉ／Ｆ４）３４と接続され、また、バス７５を介し
て、次段のバス制御回路６（ＢＳ６）２６内のバスイン
タフェース回路６（Ｂｕｓ Ｉ／Ｆ６）３６と接続され
ていて、相互のバスインタフェース回路間で転送データ
や該転送データに関する制御信号の転送が行われる。ま
た、バス制御回路５（ＢＳ５）２５内にあるクロック遅
延回路５（Ｄｌｙ５）４５は、遅延クロック信号線６４
ｃを介して、前段のバス制御回路４（ＢＳ４）２４内の
クロック遅延回路４（Ｄｌｙ４）４４と接続され、ま
た、遅延クロック信号線６５ｃを介して、次段のバス制
御回路６（ＢＳ６）２６内のクロック遅延回路６（Ｄｌ
ｙ６）４６と接続されていて、遅延クロック信号の転送
が行われる。

【００３５】また、バス７４あるいは７５は、データ信
号線７４ａあるいは７５ａと、制御信号線７４ｂあるい
は７５ｂとからなっている。データ信号線７４ａあるい
は７５ａは、前段のバスインタフェース回路４（Ｂｕｓ
Ｉ／Ｆ４）３４からの転送データを受信するための信
号線あるいは次段のバスインタフェース回路６（Ｂｕｓ
Ｉ／Ｆ６）３６への転送データを送信するための信号
線である。一方、制御信号線７４ｂあるいは７５ｂは、
前段のバスインタフェース回路４（Ｂｕｓ Ｉ／Ｆ４）
３４からのデータ転送用の各種制御信号を受信するため
の信号線、あるいは、次段のバスインタフェース回路６
（Ｂｕｓ Ｉ／Ｆ６）３６へのデータ転送用の各種制御
信号を送信するための信号線である。

【００３６】また、バスインタフェース回路５（Ｂｕｓ
Ｉ／Ｆ５）３５は、制御信号生成回路３５１と、制御
信号転送レジスタ３５２と、データ出力レジスタ３５３
と、データ入力レジスタ３５４と、データ転送レジスタ
３５５と、空きデータ発生回路３５６と、データ選択回
路３５７とを有している。制御信号生成回路３５１は、
前段のバスインタフェース回路４（Ｂｕｓ Ｉ／Ｆ４）
３４から制御信号線７４ｂを介して受信した制御信号、
あるいは、周辺モジュール本体５ １５から受信する制
御信号に基づいて、各種制御信号（送信すべきデータの
選択信号、周辺モジュール本体とのデータ入出力用のデ
ータ出力指示信号、データ入力指示信号、次段バスイン
タフェース回路へ送信するデータ転送通知信号、データ
転送終了信号など）を生成する回路である。

【００３７】制御信号転送レジスタ３５２は、制御信号
生成回路３５１で生成された各種制御信号を、あるい
は、前段のバスインタフェース回路４（Ｂｕｓ Ｉ／Ｆ
４）３４から制御信号線７４ｂを介して受信した制御信
号を、制御信号生成回路３５１を経由して、そのまま、
次段のバスインタフェース回路６（Ｂｕｓ Ｉ／Ｆ６）
３６に向けて、制御信号線７５ｂを介して送信するため
に、一時蓄積するレジスタである。データ出力レジスタ
３５３は、前段のバスインタフェース回路４（Ｂｕｓ
Ｉ／Ｆ４）３４からデータ信号線７４ａを介して転送さ
れてきたデータが、自己のバスインタフェース回路５
（Ｂｕｓ Ｉ／Ｆ５）３５宛の受信データであった場合
に、該受信データを取り込み、周辺モジュール本体５
１５に出力させるために一時蓄積するためのレジスタで
ある。データ入力レジスタ３５４は、逆に、周辺モジュ
ール本体５ １５からのデータ送信要求があった場合
に、周辺モジュール本体５ １５から送信すべきデータ
を取り出して、一時蓄積するためのレジスタである。

【００３８】また、データ転送レジスタ３５５は、次段
のバスインタフェース回路６（Ｂｕｓ Ｉ／Ｆ６）３６
へデータ信号線７５ａを介して送信すべき転送データを
一時蓄積するためのレジスタである。空きデータ発生回
路３５６は、次段のバスインタフェース回路６（Ｂｕｓ
Ｉ／Ｆ６）３６へ送信するための空きデータ（無効デ
ータ）を発生させる回路である。データ選択回路３５７
は、制御信号生成回路３５１からの選択信号に基づい
て、データ転送レジスタ３５５に蓄積させるデータを前
段のバスインタフェース回路４（Ｂｕｓ Ｉ／Ｆ４）３
４からデータ信号線７４ａを介して転送されてきた転送
データとするか（すなわち、中継データとするか）、デ
ータ入力レジスタ３５４に一時蓄積されている送信デー
タとするか、あるいは、空きデータ発生回路３５６が発
生させている空きデータとするかを選択するための回路
である。

【００３９】次に、図２に示すバス制御回路５（ＢＳ
５）２６の回路の動作について、詳細に説明する。ま
ず、周辺モジュール本体５ １５から送信データを取り
出して、次段のバスインタフェース回路６（Ｂｕｓ Ｉ
／Ｆ６）３６に転送するデータ送信動作について説明す
る。周辺モジュール本体５ １５が、データを送信した
い旨のデータ送信要求を制御信号生成回路３５１に対し
て行なうと、制御信号生成回路３５１は、前段のバスイ
ンタフェース回路４（Ｂｕｓ Ｉ／Ｆ４）３４からデー
タ信号線７４ａを介して無効データを示す空きデータが
送信されてきていて、自己のバスインタフェース回路５
（Ｂｕｓ Ｉ／Ｆ５）３５の使用中か否かを示す「バス
使用状態表示」が使用状態ではない開放状態であること
をチェックして、前記データ送信要求を受け付けること
ができる状態にあるか否かを調べ、もし、受け付けるこ
とができない使用中の状態にある場合は、周辺モジュー
ル本体５ １５に前記データ送信要求を受け付けること
ができない旨の要求拒絶信号を返送する。

【００４０】一方、前記データ送信要求を受け付けるこ
とができる状態にある場合は、直ちに、前記「バス使用
状態表示」を使用中の状態に遷移させるとともに、周辺
モジュール本体５ １５に対して、前記データ送信要求
を受け付けた旨の要求受付信号を返送し、データの転送
先となる周辺モジュールのバスインタフェース回路（Ｂ
ｕｓ Ｉ／Ｆ）を指定するアドレス情報を周辺モジュー
ル本体５ １５から受信する。さらに、送信すべきデー
タを周辺モジュール本体５ １５から、データ入力レジ
スタ３５４へ取り出す動作を起動させて、データ入力レ
ジスタ３５４に送信すべきデータが取り出されると、制
御信号生成回路３５１は、データ選択回路３５７に対す
る選択信号として、データ入力レジスタ３５４に蓄積さ
れているデータを送信データとしてデータ転送レジスタ
３５５に転送させるデータ転送指示信号を生成させる。

【００４１】さらに、制御信号生成回路３５１は、該送
信データの転送先のバスインタフェース回路（Ｂｕｓ
Ｉ／Ｆ）を示す転送先アドレス情報と転送元である自己
のバスインタフェース回路５（Ｂｕｓ Ｉ／Ｆ５）３５
を示す転送元アドレス情報とに基づいて、次段のバスイ
ンタフェース回路６（Ｂｕｓ Ｉ／Ｆ６）３６へ送信す
る新たな制御信号として、前記の各アドレス情報を含む
データ転送通知信号を生成して、制御信号転送レジスタ
３５２に蓄積させるための制御信号転送指示信号を生成
させる。

【００４２】一方、クロック遅延回路５（Ｄｌｙ５）４
５は、遅延クロック信号線６４ｃを介して、前段のクロ
ック遅延回路４（Ｄｌｙ４）４４からの４Ｔ遅延クロッ
ク信号（基準クロック信号の位相から４Ｔの遅延量があ
る遅延クロック信号）を受信すると、更に所定の時間Ｔ
だけ遅延させて、遅延量５Ｔの５Ｔ遅延クロック信号を
生成させる。該５Ｔ遅延クロック信号は、送信クロック
信号線６５ｂを介して、それぞれ、データ転送レジスタ
３５５と、制御信号転送レジスタ３５２とに供給され、
制御信号生成回路３５１が生成したデータ転送指示信号
と制御信号転送指示信号が指示している情報、すなわ
ち、それぞれ、データ入力レジスタ３５４に蓄積されて
いる送信データと、データ転送通知信号とを、データ転
送レジスタ３５５と、制御信号転送レジスタ３５２とに
それぞれ蓄積させる。データ転送レジスタ３５５と、制
御信号転送レジスタ３５２とに蓄積されると、直ちに、
それぞれ、データ信号線７５ａと制御信号線７５ｂとを
介して、次段のバスインタフェース回路６（Ｂｕｓ Ｉ
／Ｆ６）３６に向けて、送信が開始される。さらに、前
記５Ｔ遅延クロック信号も、遅延クロック信号線６５ｃ
を介して、次段のクロック遅延回路６（Ｂｕｓ Ｉ／Ｆ
６）４６に向けて送信される。

【００４３】次に、前段のバスインタフェース回路４
（Ｂｕｓ Ｉ／Ｆ４）３４から転送されてきた転送デー
タを、次段のバスインタフェース回路６（Ｂｕｓ Ｉ／
Ｆ６）３６へ転送するデータ中継動作について説明す
る。前段のバスインタフェース回路４（Ｂｕｓ Ｉ／Ｆ
４）３４から制御信号線７４ｂを介して転送されてきた
データ転送通知信号を受信すると、制御信号生成回路３
５１は、該データ転送通知信号に含まれている転送先ア
ドレス情報が、自己のバスインタフェース回路５（Ｂｕ
ｓ Ｉ／Ｆ５）３５を示すアドレス情報と一致している
かチェックし、一致していない場合、自己のバスインタ
フェース回路５（Ｂｕｓ Ｉ／Ｆ５）３５をデータ中継
用のデータ転送ルートとして提供するために、自己のバ
スインタフェース回路５（Ｂｕｓ Ｉ／Ｆ５）３５を使
用中の状態とするために、前記「バス使用状態表示」を
使用中の状態に設定する。

【００４４】更に、制御信号生成回路３５１は、制御信
号線７４ｂを介して転送されたきた前記データ転送通知
信号と、前段のバスインタフェース回路４（Ｂｕｓ Ｉ
／Ｆ４）３４からデータ信号線７４ａを介して転送され
てきた転送データとを、そのまま、それぞれ、制御信号
転送レジスタ３５２と、データ転送レジスタ３５５とに
転送させる指示をする、制御信号転送指示信号とデータ
転送指示信号とを生成させる。一方、クロック遅延回路
５（Ｄｌｙ５）４５が、前段のクロック遅延回路４（Ｄ
ｌｙ４）４４からの４Ｔ遅延クロック信号に基づいて、
５Ｔ遅延クロック信号を生成すると、生成された該５Ｔ
遅延クロック信号が、送信クロック信号線６５ｂを介し
て、それぞれ、制御信号転送レジスタ３５２と、データ
転送レジスタ３５５とに供給されるので、該５Ｔ遅延ク
ロック信号が生成された動作タイミングで、それぞれ、
制御信号転送レジスタ３５２とデータ転送レジスタ３５
５とに、前段のバスインタフェース回路４（Ｂｕｓ Ｉ
／Ｆ４）３４から転送されてきている前記データ転送通
知信号と転送データとが蓄積される。制御回路転送レジ
スタ３５２とデータ転送レジスタ３５５に蓄積される
と、直ちに、それぞれ、制御信号線７５ｂと、データ信
号線７５ａとを介して、次段のバスインタフェース回路
６（Ｂｕｓ Ｉ／Ｆ６）３６に向けて、送信が開始され
る。さらに、前記５Ｔ遅延クロック信号も、遅延クロッ
ク信号線６５ｃを介して、次段のクロック遅延回路６
（Ｄｌｙ６）４６に向けて送信される。

【００４５】次に、前段のバスインタフェース回路４
（Ｂｕｓ Ｉ／Ｆ４）３４から転送されてきた転送デー
タが、自己のバスインタフェース回路５（Ｂｕｓ Ｉ／
Ｆ５）３５宛のデータで、周辺モジュール本体５ １５
に出力させるべきデータであった場合のデータ着信動作
について説明する。前段のバスインタフェース回路４
（Ｂｕｓ Ｉ／Ｆ４）３４から制御信号線７４ｂを介し
て転送されてきたデータ転送通知信号に含まれている転
送先アドレス情報が、自己のバスインタフェース回路５
（Ｂｕｓ Ｉ／Ｆ５）３５を示すアドレス情報と一致し
ていることを、制御信号生成回路３５１が検出すると、
前段のバスインタフェース回路４（Ｂｕｓ Ｉ／Ｆ４）
３４からデータ信号線７４ａを介して転送されてきてい
る転送データを、周辺モジュール本体５ １５に出力さ
れるべく、データ出力レジスタ３５３に取り込ませるた
めのデータ取込指示信号を生成させる。更に、次段のバ
スインタフェース回路６（Ｂｕｓ Ｉ／Ｆ６）３６に向
けて、データ信号線７５ａを介して、無効データである
空きデータを送信させるべく、データ選択回路３５７に
対する選択信号として、空きデータ発生回路３５６から
の空きデータをデータ転送レジスタ３５５に転送させる
データ転送指示信号を生成させる。尚、該空きデータの
送信を選択する動作は、かかる場合の他に、制御信号生
成回路３５１が、制御信号線７４ｂを介して、データ転
送動作の終了を示すデータ転送終了信号を受信した場合
においても、データ転送ルートとして使用されていた各
バスインタフェース回路において、行われる。一方、ク
ロック遅延回路５（Ｄｌｙ５）４５が、前段のクロック
遅延回路４（Ｄｌｙ４）４４からの４Ｔ遅延クロック信
号に基づいて、５Ｔ遅延クロック信号を生成すると、該
５Ｔ遅延クロック信号は、受信クロック信号線６５ａを
介して、データ出力レジスタ３５３に供給されるととも
に、送信クロック信号線６５ｂを介して、データ転送レ
ジスタ３５５にも供給される。

【００４６】制御信号生成回路３５１からは、データ出
力レジスタ３５３に対して、前記データ取込指示信号が
出力されているので、前記５Ｔ遅延クロック信号が、デ
ータ出力レジスタ３５３に供給された時点で、前段のバ
スインタフェース回路４（Ｂｕｓ Ｉ／Ｆ４）３４から
データ信号線７４ａを介して転送されてきている転送デ
ータはデータ出力レジスタ３５３に蓄積される。また、
制御信号生成回路３５１からは、空きデータ発生回路３
５６からの空きデータをデータ転送レジスタ３５５に転
送させるデータ転送指示信号を、選択信号として、デー
タ選択回路３５７に出力させているので、前記５Ｔ遅延
クロック信号が、データ転送レジスタ３５５に供給され
た時点で、空きデータがデータ転送レジスタ３５５に蓄
積される。データ蓄積レジスタ３５５に空きデータが蓄
積されると、直ちに、データ信号線７５ａを介して、空
きデータが次段のバスインタフェース回路６（Ｂｕｓ
Ｉ／Ｆ６）３６に向けて、送信される。該空きデータを
受信する次段のバスインタフェース回路６（Ｂｕｓ Ｉ
／Ｆ６）３６は、「バス使用状態表示」を空きの状態
（開放状態）に維持し続ける。

【００４７】また、制御信号生成回路３５１は、データ
出力レジスタ３５３に転送データが蓄積されると、周辺
モジュール本体５ １５に対して、データ出力レジスタ
３５３に蓄積されている転送データを読み出す指示をす
るデータ読出し指示信号を送信する。データ読出し指示
信号を受信した周辺モジュール本体５ １５はデータ出
力レジスタ３５３に蓄積されている転送データを読み出
し、周辺モジュール本体５ １５内に取り込む。

【００４８】以上に述べたごときバス制御回路を周辺モ
ジュール毎に配設させることにより、ループ型バスシス
テム上における転送データの衝突を防止する目的で従来
の技術においては必須となっていた集中型のバス調停回
路は全く不要となり、簡単な回路構成のバス制御回路に
よりループ型バスシステムを安定動作させることができ
る。なお、前記のデータ選択回路３５７の回路構成につ
いても、例えば、図３のブロック図に一実施例を示すよ
うに、３つの論理積回路３５７ａ，３５７ｂ，３５７ｃ
と、１つの論理和回路３５７ｄとの２段接続の非常に単
純なゲート回路で構成することができる。従って、各バ
ス制御回路１乃至８（ＢＳ１乃至８）２１乃至２８と
も、図２，図３に示すように、全く同様の単純な回路構
成からなっており、機能面の拡張も容易となり、且つ、
少ない段数の簡単な回路で構成されている各バスインタ
フェース回路であるので、各バスインタフェース回路単
体における遅延時間も、ＬＳＩ全体の動作クロック周期
（例えば、クロック発生器（ＣＬＫ）６０の基準クロッ
ク信号の周期）に比し、大幅に短くすることができ、前
記の多重位相クロック信号（すなわち、互に所定の時間
Ｔずつ位相が相異なる遅延クロック信号）で動作するル
ープ型バスシステム上でのデータ転送時間を大幅に短縮
させることが可能である。尚、個々のバスインタフェー
ス回路１乃至８（Ｂｕｓ Ｉ／Ｆ１乃至８）３１乃至３
８はクロック発生器（ＣＬＫ）６０からの基準クロック
信号に基づく同期回路としても動作できるので、該基準
クロック信号を、そのまま、各周辺モジュールの動作ク
ロック信号として使用することもできる。

【００４９】［請求項３］次に、前述の図１乃至図２に
示すごとき各バス制御回路１乃至８（ＢＳ１乃至８）２
１乃至２８に備えられているクロック遅延回路１乃至８
（Ｄｌｙ １乃至８）４１乃至４８が生成する遅延クロ
ック信号の時間位置（位相）を規定している手段につい
て説明する。遅延クロック信号は、前述の通り、初段の
クロック遅延回路１（Ｄｌｙ１）４１からループ型バス
システム上の転送データの流れ方向に沿って、順次、基
準クロック信号から所定の時間Ｔずつ順次位相が遅れて
いき、１Ｔ，２Ｔ，…，８Ｔの遅延量となる１Ｔ遅延ク
ロック信号，２Ｔ遅延クロック信号，…，８Ｔ遅延クロ
ック信号として生成されている。かかる各遅延クロック
信号が、それぞれのバスインタフェース回路１乃至８
（Ｂｕｓ Ｉ／Ｆ１乃至８）３１乃至３８におけるデー
タ送受信用の動作タイミングとなっていることは前述の
通りである。而して、かかる遅延クロック信号を用いる
ことにより、データ転送用のバス７１乃至７８上に転送
されてくる転送データや制御信号の信号波形が、過渡状
態ではなく、安定した状態を示す位相位置（時間）に達
した時点で、各種レジスタに蓄積させる動作タイミング
とすることができる。

【００５０】ここで、各クロック遅延回路における遅延
量として定めている所定の時間Ｔについては、以下の如
く規定することとなる。すなわち、各バスインタフェー
ス回路、例えば、図２における説明に用いたバスインタ
フェース回路５（Ｂｕｓ Ｉ／Ｆ５）３５に備えられて
いるデータ転送レジスタ３５５及び制御信号転送レジス
タ３５２に対して、送信クロック信号線６５ｂを介して
前記５Ｔ遅延クロック信号が供給されてから、各レジス
タにデータが蓄積されて、各レジスタから出力信号が生
成され、それぞれデータ信号線７５ａ及び制御信号線７
５ｂを介して、次段のバスインタフェース回路６（Ｂｕ
ｓＩ／Ｆ６）３６に到着し、更に、次段のバスインタフ
ェース回路６（ＢｕｓＩ／Ｆ６）３６内に備えられてい
るデータ選択回路及び制御信号生成回路を介して、次段
のデータ転送レジスタ及び制御信号転送レジスタの入力
端子に到達して、該データ転送レジスタ及び該制御信号
転送レジスタの入力信号の信号波形として安定な状態に
達するまでの総遅延時間を対象として、所定の時間Ｔと
の関係を定めている。

【００５１】而して、前記総遅延時間以上に大きな遅延
量を与えることができる遅延時間を所定の時間Ｔとし
て、各クロック遅延回路１乃至８（Ｄｌｙ１乃至８）４
１乃至４８にそれぞれに規定させて、該所定の時間Ｔの
遅延量を発生させる手段を備えさせている。従って、相
互に接続されている前段のバス制御回路内のクロック遅
延回路が生成させた前段の遅延クロック信号の生起時点
から、前段のバス制御回路から転送されてくる転送デー
タ及び制御信号が、当該バス制御回路内の入力信号とし
て確定した安定状態に達するまでの遅延時間以上の遅延
量を、所定の時間Ｔとして当該クロック遅延回路で生成
させている。而して、バスインタフェース回路内のデー
タ転送レジスタや制御信号転送レジスタへの入力信号の
信号波形が安定して確定する前に、データ転送レジスタ
や制御信号転送レジスタがトリガされて、不確定な信号
がこれらのレジスタに入力されて、次段以降のバス上に
転送されていくことを防止している。かかる手段を用い
ることにより、本発明におけるループ型バスシステムを
安定動作させることが可能となる。

【００５２】［請求項４］次に、前述の図１乃至図２に
示す各クロック遅延回路１乃至８が生成している遅延ク
ロック信号と、基準クロック信号との位相関係を補正す
る手段について説明する。各遅延クロック信号は、前述
したごとく、初段のクロック遅延回路からはじめて、順
次、基準クロック信号の位相から、１Ｔ，２Ｔ，…，８
Ｔの遅延量となる１Ｔ遅延クロック信号，２Ｔ遅延クロ
ック信号，…，８Ｔ遅延クロック信号となっている。こ
こで、最終段の８Ｔ遅延クロック信号は、各クロック遅
延回路の遅延量の総合計遅延量８Ｔが正確な値となって
いれば、クロック発生器（ＣＬＫ）６０からの基準クロ
ック信号と全く同一位相となっている。しかしながら、
総合計遅延量８Ｔが不正確になっていると、ループ型バ
スシステムの動作が不安定になるおそれがある。すなわ
ち、初段のバスインタフェース回路１（ＢｕｓＩ／Ｆ
１）３１の動作タイミングは１Ｔ遅延クロック信号であ
り、該バスインタフェース回路１（ＢｕｓＩ／Ｆ１）３
１へ転送データを送信する隣接の最終段のバスインタフ
ェース回路８（ＢｕｓＩ／Ｆ８）３８の動作タイミング
は、８Ｔ遅延クロック信号であるため、１Ｔ遅延クロッ
ク信号と８Ｔ遅延クロック信号との間に所定の時間Ｔと
大幅に異なる時間を示す位相ずれが生じていると、バス
インタフェース回路８（ＢｕｓＩ／Ｆ８）３８からの転
送データが安定した状態に達していない状態で、バスイ
ンタフェース回路１（ＢｕｓＩ／Ｆ１）３１内のデータ
転送レジスタなどに蓄積されてしまうおそれがある。

【００５３】かかる遅延クロック信号の位相ずれを補正
する手段として、図４に示すごとき遅延クロック位相補
正手段を用いることができる。ここに、図４は、遅延ク
ロック信号の位相補正手段の一実施例を示すブロック図
である。図４においては、基準クロック信号を生成する
クロック発生器として、発振周波数を可変に制御できる
可変クロック制御回路８０を採用している。可変クロッ
ク制御回路８０は、可変周波数クロック発振器８１と、
ループフィルタ８２と、位相差検出回路８３とを備えて
いる。可変周波数クロック発振器８１は、入力される制
御信号に応じて変更された発振周波数で発振するクロッ
ク発振器である。位相差検出回路８３は、可変周波数ク
ロック発振器８１が生成する基準クロック信号と、最終
段のクロック遅延回路８（Ｄｌｙ８）４８が生成した８
Ｔ遅延クロック信号とを、それぞれ、基準クロック信号
線８１ｃと遅延クロック信号線６８ｃとを介して引き込
み、両者のクロック信号の位相差を検出する回路であ
り、排他的論理和回路等のゲート回路で構成されてい
る。また、ループフィルタ８２は、位相差検出回路８３
が検出した位相差を示すデジタル信号を平滑化して位相
差量に応じた出力信号を生成させ、可変周波数クロック
発振器８１への制御信号として入力させ、発振周波数を
制御するためのフィルタである。

【００５４】すなわち、各クロック遅延回路１乃至８
（Ｄｌｙ１乃至８）４１乃至４８のそれぞれの所定の時
間Ｔの合計が大きすぎて、８Ｔ遅延クロック信号の発生
間隔が、前記基準クロック信号の発生間隔よりも長い場
合は、可変周波数クロック発振器８１の基準クロック信
号の発振周波数を下げさせる制御信号がループフィルタ
８２から出力され、逆の場合には、基準クロック信号の
発振周波数を上げさせる制御信号がループフィルタ８２
から出力される。

【００５５】かかる可変クロック制御回路８０を用いる
ことにより、最終段のクロック遅延回路８（Ｄｌｙ８）
４８が生成する８Ｔ遅延クロック信号の位相を基準クロ
ック信号の位相と完全に一致させるように、８Ｔ遅延ク
ロック信号の位相ずれを補正させることができる。而し
て、初段のバスインタフェース回路１（ＢｕｓＩ／Ｆ
１）３１の動作タイミングである１Ｔ遅延クロック信号
と最終段のバスインタフェース回路８（ＢｕｓＩ／Ｆ
８）３８の動作タイミングである８Ｔ遅延クロック信号
との間の位相差を所定の時間Ｔと一致させることがで
き、ループ型バスシステムのデータ転送動作をより安定
させることが可能となる。

【００５６】なお、図４の実施例においては、初段のバ
スインタフェース回路１（ＢｕｓＩ／Ｆ１）３１の動作
タイミングとして、基準クロック信号から所定の時間Ｔ
だけ遅延させた１Ｔ遅延クロック信号を用いている例を
示しているが、前述したように、初段のバスインタフェ
−ス回路１（ＢｕｓＩ／Ｆ１）３１の動作タイミングを
基準クロック信号そのものとすることも可能である。か
かる場合においては、最終段のクロック遅延回路８（Ｄ
ｌｙ８）４８が生成する遅延クロック信号は、基準クロ
ック信号から７Ｔの遅延量である７Ｔ遅延クロック信号
となるので、該７Ｔ遅延クロック信号を更に所定の遅延
Ｔ遅延させるクロック遅延回路を位相差検出回路８３の
前段に挿入する構成となる。

【００５７】［請求項５］次に、遅延クロック信号の位
相関係を補正する他の実施例について説明する。図４に
示す実施例においては、初段と最終段のバスインタフェ
ース回路のそれぞれの動作タイミングである１Ｔ遅延ク
ロック信号と８Ｔクロック信号との位相関係を補正する
ものであった。本実施例においては、各クロック遅延回
路１乃至８（Ｄｌｙ１乃至８）４１乃至４８に可変クロ
ック遅延回路を用いることにより、各クロック遅延回路
１乃至８（Ｄｌｙ１乃至８）４１乃至４８のそれぞれの
遅延量をきめ細かく調整せんとするものである。すなわ
ち、図５は遅延クロック信号の位相補正手段の他の実施
例を示すブロック図であり、各クロック遅延回路１乃至
８（Ｄｌｙ１乃至８）４１乃至４８のうち、１つのクロ
ック遅延回路を取り出して例示しているものである。

【００５８】図５において、可変クロック遅延回路（Ｖ
Ｄｌｙ）９０は、複数段からなるバッファ回路（フリッ
プクロップ回路）９１ａ，９１ｂ，…，９１ｄを縦続接
続させたものから構成されており、前段の可変クロック
遅延回路からの遅延クロック信号を入力信号としてい
る。各バッファ回路９１ａ，９１ｂ，…，９１ｄの論理
演算遅延に基づく遅延量を利用して、入力された遅延ク
ロック信号の位相を更に遅延させるものである。尚、図
５には、４段の縦続接続例を示しているが、これに限る
ものではない。各バッファ回路９１ａ，９１ｂ，…，９
１ｄそれぞれの出力信号の中から、所定の時間Ｔと合致
している出力信号を選択して、遅延量選択信号を指定す
ることにより、出力ゲート回路９３から最適の位相のク
ロック信号を遅延クロック信号として出力させるもので
ある。

【００５９】かかる可変クロック遅延回路（ＶＤｌｙ）
９０を、各クロック遅延回路１乃至８（Ｄｌｙ１乃至
８）４１乃至４８それぞれに適用させることにより、互
に隣り合うクロック遅延回路が生成する遅延クロック信
号の位相を所定の時間Ｔに正確に合致させることができ
る。また、初段と、最終段とのバスインタフェース回路
の動作タイミングである１Ｔ遅延クロック信号と８Ｔ遅
延クロック信号との位相差もきめ細かく補正させること
も可能であり、ループ型バスシステムのデータ転送動作
をさらに安定させることができる。また、ループ型バス
システム上における転送データの転送時間を最小限の時
間にきめ細かく調整することも可能である。

【００６０】［請求項６］次に、本発明にかかる一方向
ループ型バスシステムにおいて、複数の周辺モジュール
が、同時に、任意の時点で、データ転送を実行する場合
の動作について説明する。すなわち、複数の周辺モジュ
ールが、同時に、バスマスタとしてループ型バスの使用
権を確保して、それぞれのデータ転送相手である相異な
る周辺モジュール（すなわち、スレーブ）との間で、同
時に、データ転送を行わんとする場合である。図６は、
本発明にかかるループ型バスシステムにおいて、複数の
周辺モジュール間で、同時にデータ転送される概念を説
明するための図である。図６において、例えば、周辺モ
ジュール１，周辺モジュール３，及び、周辺モジュール
５がバスマスク（すなわち、ループ型バスの使用権を有
する周辺モジュール）として、それぞれ周辺モジュール
２，周辺モジュール４，及び、周辺モジュール８をスレ
ーブ（すなわち、データ転送相手となる周辺モジュー
ル）として、同時にデータ転送を行なっている例を示し
ており、それぞれの転送ルートを破線Ｔ₁₂，Ｔ₃₄，及び
Ｔ₅₈で示している。

【００６１】かかる単一の一方向ループ型バスシステム
においては、複数のデータ転送を同時に行わんとする場
合、それぞれの転送ルートが、他の転送ルートと重複さ
せることはできない。例えば、上述した３つのデータ転
送が同時に行われている状態において、すなわち、転送
ルートＴ₁₂，Ｔ₃₄，及び、Ｔ₅₈に示す各バスインタフェ
ース回路が使用中になっている状態（制御信号生成回路
内に備えられている前記「バス使用状態表示」が使用中
の状態になっている状態）において、新たに、周辺モジ
ュール６から周辺モジュール７へデータ転送を行わんと
する事態が発生した場合は、新たに発生した該データ転
送を行わせることはできない。

【００６２】かかる場合においては、既に、周辺モジュ
ール５から周辺モジュール８への転送ルートＴ₅₈とし
て、バスインタフェース回路５乃至８（ＢｕｓＩ／Ｆ５
乃至８）３５乃至３８はすべて占有されて使用中の状態
となっており、新たなデータ転送ルートＴ₆₇として必要
とするバスインタフェース回路６及び７（ＢｕｓＩ／Ｆ
６及び７）３６及び３７は、前記転送ルートＴ₅₈のデー
タ中継用として既に使用中の状態となってしまってい
る。従って、新たなデータ転送は、前記転送ルートＴ₅₈
のデータ転送が終了するまで待合せをさせることが必要
となる。

【００６３】次に、上述した複数の周辺モジュールによ
る同時データ転送動作を実現させる手段について、図６
を用いて更に説明する。各バス制御回路内のバスインタ
フェース回路１乃至８（ＢｕｓＩ／Ｆ１乃至８）３１乃
至３８内の制御回路生成回路には、すべての周辺モジュ
ールのバス制御回路すなわちバスインタフェース回路１
乃至８（ＢｕｓＩ／Ｆ）１乃至８）３１乃至３８につい
て、それぞれが使用中か否かの状態を示す「全バス使用
状態表示ｉ」（ＢＳＹｉ）１０ｉ（ここに、「ｉ」は、
１乃至８のいずれかを示す。例えば、バスインタフェー
ス１の制御回路生成回路には、「全バス使用状態表示
１」（ＢＳＹ１）１０１）を備えさせている。すなわ
ち、自己のバス制御回路すなわちバスインタフェース回
路の空き状態／使用状態だけでなく、ループ型バスに接
続されている他のすべての各バス制御回路すなわちバス
インタフェース回路毎の空き状態／使用状態について
も、それぞれのバスインタフェース回路内の制御回路生
成回路に「全バス使用状態表示ｉ」（ＢＳＹｉ）１０ｉ
（ｉ＝１乃至８のいずれか）として備えさせている。更
に、新たなデータ転送要求が発生した場合、まず、自己
のバスインタフェース回路内の制御信号生成回路の「全
バス使用状態表示ｉ」（ＢＳＹｉ）１０ｉをチェックし
て、転送ルートとして必要となるすべてのバスインタフ
ェース回路が空き状態となっているか否かを確認し、す
べてが空き状態であれば、図示していないデータ転送要
求受付部で該新たなデータ転送要求を受け付ける。該デ
ータ転送要求を受け付けた後、該新たなデータ転送要求
において転送ルートとして使用されるバス制御回路すな
わちバスインタフェース回路について、「全バス使用状
態表示ｉ」の表示を使用中の状態に遷移させる。更に、
制御信号線１乃至８ ７１ｂ乃至７８ｂを介して、図示
していない使用状態情報送信部は、全てのバス制御回路
すなわち全てのバスインタフェース回路を宛先として、
前記「バス使用状態表示ｉ」の情報を送信する。該「全
バス使用状態表示ｉ」を、順次、受信する各バス制御回
路１乃至８（ＢＳ１乃至８）２１乃至２８は、受信した
前記「全バス使用状態表示ｉ」の情報を自己の制御回路
生成回路内の「全バス使用状態表示ｊ」（ｊ＝１乃至８
のいずれか）にコピーする。この結果、すべてのバス制
御回路すなわちバスインタフェース回路は、直ちに、新
たに発生したデータ転送要求に伴って、変化した全ての
各バスインタフェース回路毎、すなわち、各バス制御回
路毎の使用状態を知ることができる。

【００６４】したがって、同時に、複数の周辺モジュー
ルがデータ転送動作を行わんとする際、どの周辺モジュ
ールのバス制御回路であっても、直ちに、自らがデータ
転送ルートとして使用したいバスインタフェース回路の
使用状態を把握することができ、データ転送の可否を判
断することができる。而して、かかる一方向ループ型バ
スシステムにおいても、転送ルートが重複しない限りに
おいて、同時に複数の周辺モジュールからのデータ転送
を可能としている。

【００６５】また、複数の周辺モジュールからの同時デ
ータ転送を可能とすることにより、一方向単一ループ型
バスシステムであっても、バスシステム全体としてのデ
ータ転送能力を大幅に向上させることができる。また、
かかる転送ルートの重複の検出手段も簡易な回路構成で
実現させることが可能であり、複数の同時データ転送時
においても、高速のデータ転送能力を維持させることが
できる。また、唯一設けられた基準クロック信号に基づ
いて、各周辺モジュール毎に動作タイミングが夫々固有
の位相となる多重位相クロック信号で、ループ型バスシ
ステムが動作しているので、複数の同時データ転送時に
おいても、バス上のデータ衝突防止用の特別のバス調停
手段を設ける必要はない。

【００６６】なお、以上に説明した各実施例において
は、本発明にかかるループ型バスシステムに接続してい
る周辺モジュールの数が８個としているが、本発明は、
８個の周辺モジュールに限るのものではなく、複数個の
周辺モジュールとして、いかなる個数の周辺モジュール
数であっても、何ら影響を受けるものではない。

【００６７】

【発明の効果】請求項１に記載の発明の効果 ループ型バスシステムに接続する複数個のバス制御回路
すなわちバスインタフェース回路毎に、それぞれ位相の
異なる動作タイミングとなる多重位相クロック信号を用
いてデータ転送動作を行わしめるので、すべてのバス制
御回路すなわちバスインタフェース回路に同じ位相の同
期クロック信号を用いる場合に比し、ループ型バスシス
テム上でのデータ転送遅延を大幅に短縮でき、データ転
送能力を大幅に向上させることができる。また、ループ
型のバス構成としているので、周辺モジュールを配置す
る上で、レイアウトも容易とすることができる。

【００６８】請求項２に記載の発明の効果 ループ型バスシステムにおけるデータ転送を制御するバ
ス制御回路を簡単な回路で構成できるので、小規模な回
路によって、ループ型バスシステムの構築を可能にして
いる。また、少ない段数の簡単な回路構成であるので、
各バス制御回路におけるデータ遅延時間を、ＬＳＩ全体
での動作クロック信号の周期（フレーム周期を示す基準
クロック信号）に比べ、大幅に短縮させることができ、
超高速のデータ転送を行なうループ型バスシステムを実
現することができる。

【００６９】請求項３に記載の発明の効果 データ転送用の動作タイミングとして、前段のバス制御
回路の動作タイミングに対して必要とする所定の時間だ
け確実に遅延させた遅延クロック信号を用いているの
で、各バス制御回路すなわちバスインタフェース回路に
備えられているデータ転送用のレジスタへの入力信号の
信号波形が確定する前に該レジスタがトリガされてしま
うことを防ぐことが可能であり、本発明にかかるループ
型バスシステムを安定して動作させることができる。

【００７０】請求項４に記載の発明の効果 初段のバスインターフェス回路の動作タイミングである
遅延クロック信号と該初段のバスインタフェース回路の
前段に位置する最終段のバスインタフェース回路間の動
作タイミングである遅延クロック信号との間に生じる遅
延クロック信号間の位相のずれを確実に補正させること
ができるので、本発明にかかるループ型バスシステムの
データ転送動作をより安定させることができる。

【００７１】請求項５に記載の発明の効果 各バスインタフェース回路の動作タイミングである遅延
クロック信号を可変クロック遅延回路により、きめ細か
く位相補正させることができるので、本発明にかかるル
ープ型バスシステムのデータ転送動作をさらに安定させ
ることができる。更に、ループ型バスシステム上におけ
る転送データの転送時間を最小限の時間とするようにき
め細かく調整することも可能になる。

【００７２】請求項６に記載の発明の効果 一方向単一ループ型バスシステムにおいても、複数の周
辺モジュールが同時にデータ転送を行なうことを実現で
きる。而して、バスシステム全体としてのデータ転送能
力を大幅に向上させることができる。同時データ転送時
でも、特別のバス調停手段を設ける必要が無く、バス調
停回路を大幅に簡略化できる。

【図面の簡単な説明】

【図１】 本発明によるループ型バスシステムの構成の
一実施例を示すブロック図である。

【図２】 バス制御回路の構成の一実施例を示すブロッ
ク図である。

【図３】 データ選択回路の構成の一実施例を示すブロ
ック図である。

【図４】 遅延クロック信号の位相補正手段の一実施例
を示すブロック図である。

【図５】 遅延クロック信号の位相補正手段の他の実施
例を示すブロック図である。

【図６】 本発明にかかるループ型バスシステムにおい
て、複数の周辺モジュール間で、同時にデータ転送され
る概念を説明するための図である。

【符号の説明】

１〜８…周辺モジュール１〜８、１１〜１８…周辺モジ
ュール本体１〜８、２１〜２８…バス制御回路１〜８
（ＢＳ１〜８）、３１〜３８…バスインタフェース回路
１〜８（Ｂｕｓ Ｉ／Ｆ１〜８）、４１〜４８…クロッ
ク遅延回路１〜８（Ｄｌｙ１〜８）、５１〜５８…周辺
モジュール・バスインタフェース回路間接続バス１〜
８、６０…クロック発生器、６０ｃ…基準クロック信号
線、６１〜６８…送受信クロック信号線１〜８、６１ａ
〜６８ａ…受信クロック信号線１〜８、６１ｂ〜６８ｂ
…送信クロック信号線１〜８、６１ｃ〜６７ｃ…遅延ク
ロック信号線、７１〜７８…ループ型のバス１〜８、３
５１…制御信号生成回路、３５２…制御信号転送レジス
タ、３５３…データ出力レジスタ、３５４…データ入力
レジスタ、３５５…データ転送レジスタ、３５６…空き
データ発生回路、３５７…データ選択回路、７４ａ，７
５ａ…データ信号線、７４ｂ，７５ｂ…制御信号線、８
０…可変クロック制御回路、８１…可変周波数クロック
発振器、８２…ループフィルタ、８３…位相差検出回
路、９０…可変クロック制御回路（ＶＤｌｙ）、１０１
〜１０８…全バス使用状態表示１〜８。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の周辺モジュール間でデータ転送を
   行なうべく、各前記周辺モジュール毎に周辺モジュール
   本体とバス制御回路とを有し、互に隣り合う前記周辺モ
   ジュール内の前記バス制御回路同士をループ状に配設さ
   れているバスにより相互接続させることにより、相互に
   データ転送を行なうループ型バスシステムにおいて、該
   ループ型バスシステムのデータ転送フレーム周期を定め
   る基準クロック信号を生成するクロック発生器を備え、
   且つ、各前記バス制御回路に、あらかじめ定められた遅
   延量を生成させるクロック遅延回路を備えさせ、互に隣
   り合う前記バス制御回路内の前記クロック遅延回路同士
   を相互に接続させるが、初段に位置するクロック遅延回
   路のみは最終段に位置するクロック遅延回路ではなく、
   前記クロック発生器と接続させることにより、前記基準
   クロック信号に対し、それぞれあらかじめ定められた遅
   延量を有する遅延クロック信号を生成させて、該遅延ク
   ロック信号を各前記バス制御回路のデータ転送用動作タ
   イミングとして用いることを特徴とするループ型バスシ
   ステム。
2. 【請求項２】 請求項１に記載のループ型バスシステム
   において、前記バス制御回路が、前段の前記バス制御回
   路から受信したデータ転送動作制御用の制御信号、もし
   くは、前記周辺モジュール本体からのデータ転送動作制
   御用の制御信号に基づいて、該バス制御回路の動作を制
   御する新たな制御信号を生成する制御信号生成回路を有
   し、また、次段に位置する前記バス制御回路に対して転
   送すべく、前記遅延クロック信号に同期させて、転送デ
   ータと、前記制御信号生成回路からのデータ転送動作制
   御用の制御信号とを、それぞれ蓄積させるデータ転送レ
   ジスタと、制御信号転送レジスタとを有し、且つ、前記
   制御信号生成回路が生成する前記制御信号に基づいて、
   前記周辺モジュール本体から前記バス上に送信すべき送
   信データを取り込むためのデータ入力レジスタと、逆
   に、前記バス上にある受信すべき受信データを前記周辺
   モジュール本体に取り出すためのデータ出力バッファと
   を有し、更に、前記制御信号生成回路が生成する前記制
   御信号に基づいて、前記データ転送レジスタに蓄積させ
   る前記転送データとして、前記データ入力バッファと、
   前段からのバス、あるいは、空きデータを生成する空き
   データ発生回路のうちのいずれかにあるデータを選択す
   るためのデータ選択回路を有していることを特徴とする
   ループ型バスシステム。
3. 【請求項３】 請求項１または２に記載のループ型バス
   システムにおいて、前記遅延クロック信号を生成させる
   前記クロック遅延回路の遅延量を、相互に接続されてい
   る前段の前記クロック遅延回路が生成させた前段の前記
   クロック信号の生起時点から、前段の前記バス制御回路
   から転送されてくる転送データ及び転送動作制御用の制
   御信号の信号波形が当該バス制御回路において確定した
   安定状態に達するまでの遅延時間以上の遅延量に設定し
   ていることを特徴とするループ型バスシステム。
4. 【請求項４】 請求項１乃至３のいずれかに記載のルー
   プ型バスシステムにおいて、前記クロック発生器が可変
   クロック制御回路からなり、該可変クロック制御回路
   が、クロック制御信号により発振周波数を変更させるこ
   とができる可変周波数クロック発振器と、該可変周波数
   クロック発振器が生成する基準クロック信号の位相と、
   前記可変周波数クロック発振器と接続される前記初段に
   位置する前記クロック遅延回路から最遠端の位置にある
   最終段の前記クロック遅延回路が生成する遅延クロック
   信号の位相との位相差を検出する位相差検出回路と、検
   出された該位相差を平滑化して、前記可変周波数クロッ
   ク発振器の発振周波数を制御する前記クロック制御信号
   を生成するループフィルタとを有していることを特徴と
   するループ型バスシステム。
5. 【請求項５】 請求項１乃至３のいずれかに記載のルー
   プ型バスシステムにおいて、前記クロック遅延回路が、
   可変クロック遅延回路からなり、該可変クロック遅延回
   路が、複数個のバッファ回路の縦続接続から構成され、
   該バッファ回路のそれぞれの出力信号の中から最適の遅
   延量を有する出力信号を、前記遅延クロック信号とし
   て、選択させることができる遅延量選択回路を有してい
   ることを特徴とするループ型バスシステム。
6. 【請求項６】 請求項１乃至５いずれかに記載のループ
   型バスシステムにおいて、各前記バス制御回路が、すべ
   ての各バス制御回路毎の空き状態／使用状態を示す全バ
   ス使用状態情報を有し、新たなデータ転送要求が発生す
   る都度、該新たなデータ転送において使用されるバス制
   御回路がすべて空き状態にある場合に、該新たなデータ
   転送の要求を受け付ける転送要求受付手段と、該新たな
   データ転送において使用されるバス制御回路をすべて使
   用状態を示す情報に前記全バス使用状態情報を書き換え
   させると共に、書き換えられた前記全バス使用状態情報
   をすべてのバス制御回路に送信させる使用状態情報送信
   手段とを有することにより、複数の前記周辺モジュール
   が同時にデータ転送動作を行なうことができることを特
   徴とするループ型バスシステム。