JPH09180434A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH09180434A JPH09180434A JP7341033A JP34103395A JPH09180434A JP H09180434 A JPH09180434 A JP H09180434A JP 7341033 A JP7341033 A JP 7341033A JP 34103395 A JP34103395 A JP 34103395A JP H09180434 A JPH09180434 A JP H09180434A
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- JP
- Japan
- Prior art keywords
- data
- output
- fifo
- register
- outputs
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【課題】 従来のＦＩＦＯの構成は８個のレジスタから
のプリセレクタへの出力が全て独立で接続されており、
実際にプリント基板上やＩＣ内部で配線する時に、配線
領域が増えるという問題があった。 【解決手段】 本発明は、ＦＩＦＯ回路（先読み先出し
回路）内のデータを記憶する各レジスタの出力に３ステ
ートバッファを使用して該各レジスタの出力を互いに接
続する接続手段と、該各レジスタの出力制御信号の制御
を実際に読み取るレジスタより先行させ、該各レジスタ
出力を読み出しより先に安定させる制御手段を備える。
のプリセレクタへの出力が全て独立で接続されており、
実際にプリント基板上やＩＣ内部で配線する時に、配線
領域が増えるという問題があった。 【解決手段】 本発明は、ＦＩＦＯ回路（先読み先出し
回路）内のデータを記憶する各レジスタの出力に３ステ
ートバッファを使用して該各レジスタの出力を互いに接
続する接続手段と、該各レジスタの出力制御信号の制御
を実際に読み取るレジスタより先行させ、該各レジスタ
出力を読み出しより先に安定させる制御手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明はプリンタ等のあらゆ
る機器内で利用されるＦＩＦＯ（Ｆｉｒｓｔ ｉｎ Ｆ
ｉｒｓｔ ｏｕｔ：先読み先出し）回路に関するもので
ある。
る機器内で利用されるＦＩＦＯ（Ｆｉｒｓｔ ｉｎ Ｆ
ｉｒｓｔ ｏｕｔ：先読み先出し）回路に関するもので
ある。
【０００２】
【従来の技術】従来、高速なＦＩＦＯを構成する際には
図１のように必要とされるデータバッファを用意し、そ
のデータバッファに対し、入出力を独立してアクセス可
能な構成を取る場合が多かった。
図１のように必要とされるデータバッファを用意し、そ
のデータバッファに対し、入出力を独立してアクセス可
能な構成を取る場合が多かった。
【０００３】図１は３２Ｂｉｔ幅の入力データを８ワー
ド分記憶可能で、それを８ビット幅で出力していくＦＩ
ＦＯであり、図中、１０１〜１０８はデータ記憶用のレ
ジスタ０〜７、１０９はどのレジスタからのデータを出
力にするかを切替えるプリセレクタ、１１０はプリセレ
クタ１０９で選択された３２Ｂｉｔ幅のデータを後段で
使う幅である８Ｂｉｔ幅に切替える３２ｔｏ８Ｂｉｔセ
レクタ、１１１はＦＩＦＯに書き込み動作、及び、読み
出し動作を行なう際、どのＦＩＦＯに対し書き込み、及
び、読み出し動作を行なうかを制御しているＦＩＦＯリ
ード・ライトカウンタである。
ド分記憶可能で、それを８ビット幅で出力していくＦＩ
ＦＯであり、図中、１０１〜１０８はデータ記憶用のレ
ジスタ０〜７、１０９はどのレジスタからのデータを出
力にするかを切替えるプリセレクタ、１１０はプリセレ
クタ１０９で選択された３２Ｂｉｔ幅のデータを後段で
使う幅である８Ｂｉｔ幅に切替える３２ｔｏ８Ｂｉｔセ
レクタ、１１１はＦＩＦＯに書き込み動作、及び、読み
出し動作を行なう際、どのＦＩＦＯに対し書き込み、及
び、読み出し動作を行なうかを制御しているＦＩＦＯリ
ード・ライトカウンタである。
【０００４】この構成ならば、読み出し時間も、選択信
号が安定した後、あらかじめ出力されているレジスタの
出力を切替えるだけなので、結局セレクタ２段を通した
だけの時間で済むために、高速な読み出しが可能であ
る。このＦＩＦＯにおける動作は、まずＦＩＦＯに書き
込み動作を行なう場合初期状態から、レジスタ０から順
に書き込みを行なう。
号が安定した後、あらかじめ出力されているレジスタの
出力を切替えるだけなので、結局セレクタ２段を通した
だけの時間で済むために、高速な読み出しが可能であ
る。このＦＩＦＯにおける動作は、まずＦＩＦＯに書き
込み動作を行なう場合初期状態から、レジスタ０から順
に書き込みを行なう。
【０００５】また、それとは全く独立に読み出し動作が
レジスタ０から順にＦＩＦＯリードライト・カウンタ１
１１の出力信号に従って行われる。
レジスタ０から順にＦＩＦＯリードライト・カウンタ１
１１の出力信号に従って行われる。
【０００６】
【発明が解決しようとする課題】しかし、従来のＦＩＦ
Ｏの構成は８個のレジスタからのプリセレクタへの出力
が全て独立で接続されており、実際にプリント基板上や
ＩＣ内部で配線する時に、独立したネットを２５６（３
２×８）本、配線することになるために、配線領域が増
えるという問題があった。その問題を回避するために、
各ＦＩＦＯの出力を３ステート化し更にその出力を直接
接続することにより独立している配線の数を減らす構成
を取るものもある。
Ｏの構成は８個のレジスタからのプリセレクタへの出力
が全て独立で接続されており、実際にプリント基板上や
ＩＣ内部で配線する時に、独立したネットを２５６（３
２×８）本、配線することになるために、配線領域が増
えるという問題があった。その問題を回避するために、
各ＦＩＦＯの出力を３ステート化し更にその出力を直接
接続することにより独立している配線の数を減らす構成
を取るものもある。
【０００７】しかし、単にそれを行なうとハイインピー
ダンス状態から出力が安定するまで時間がかかるため、
高速動作には不向きである。
ダンス状態から出力が安定するまで時間がかかるため、
高速動作には不向きである。
【０００８】本発明は、上記問題点を回避するためにデ
ータの先読み回路を設け高速動作を実現することを目的
としている。
ータの先読み回路を設け高速動作を実現することを目的
としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明のデータ処理装置は、ＦＩＦＯ回路（先読み先
出し回路）内のワードを記憶する各レジスタの出力に３
ステートバッファを使用して、該各レジスタの出力を互
いに接続する接続手段と、該各レジスタの出力制御信号
の制御を実際に読み取るレジスタより先行させ、該各レ
ジスタ出力を読み出しより先に安定させる制御手段を備
える。
に本発明のデータ処理装置は、ＦＩＦＯ回路（先読み先
出し回路）内のワードを記憶する各レジスタの出力に３
ステートバッファを使用して、該各レジスタの出力を互
いに接続する接続手段と、該各レジスタの出力制御信号
の制御を実際に読み取るレジスタより先行させ、該各レ
ジスタ出力を読み出しより先に安定させる制御手段を備
える。
【００１０】
【発明の実施の形態】本発明は従来構成の長所である高
速動作を実現しつつ、かつ、基板もしくはＩＣ内での配
線の負担を軽減するものである。
速動作を実現しつつ、かつ、基板もしくはＩＣ内での配
線の負担を軽減するものである。
【００１１】図２は本発明の実施形態を最も良く現す図
であり、図中、２０１〜２０８はデータ記憶用のレジス
タ０〜７、２０９はどのレジスタを出力データにするか
を切替え、かつ、同時にそれを後段で使用する状態（８
Ｂｉｔ幅）に切替えるデータセレクタ、２１０は３ステ
ート出力になっているレジスタの出力許可（Ｏｕｔｐｕ
ｔ Ｅｎａｂｌｅ）信号を発生させる回路ブロックであ
り、２１１はＦＩＦＯに書き込み動作、及び、読み出し
動作を行なう際、どのＦＩＦＯに対し書き込み、及び、
読み出し動作を行なうかを制御しているＦＩＦＯリード
・ライトカウンタである。
であり、図中、２０１〜２０８はデータ記憶用のレジス
タ０〜７、２０９はどのレジスタを出力データにするか
を切替え、かつ、同時にそれを後段で使用する状態（８
Ｂｉｔ幅）に切替えるデータセレクタ、２１０は３ステ
ート出力になっているレジスタの出力許可（Ｏｕｔｐｕ
ｔ Ｅｎａｂｌｅ）信号を発生させる回路ブロックであ
り、２１１はＦＩＦＯに書き込み動作、及び、読み出し
動作を行なう際、どのＦＩＦＯに対し書き込み、及び、
読み出し動作を行なうかを制御しているＦＩＦＯリード
・ライトカウンタである。
【００１２】本回路は、レジスタの出力を３ステート
（高インピーダンス状態も出力可能）にし、その出力を
お互いのレジスタの出力に直接つないで独立したネット
の数を削減している。そのかわり、この構成のままだと
読み出し時間がかかるために、その出力制御を１６Ｂｉ
ｔ毎に分け、あらかじめ次のデータを出力しておく。こ
れにより、データ出力が安定するまで時間のかかるレジ
スタ出力をワイヤードＯＲした本実施例の回路でも高速
動作が可能となる。
（高インピーダンス状態も出力可能）にし、その出力を
お互いのレジスタの出力に直接つないで独立したネット
の数を削減している。そのかわり、この構成のままだと
読み出し時間がかかるために、その出力制御を１６Ｂｉ
ｔ毎に分け、あらかじめ次のデータを出力しておく。こ
れにより、データ出力が安定するまで時間のかかるレジ
スタ出力をワイヤードＯＲした本実施例の回路でも高速
動作が可能となる。
【００１３】具体的な制御方法としては、レジスタ０〜
７の出力信号３２Ｂｉｔ中、上位１６Ｂｉｔの出力制御
入力にＯＥ０〜７［１］を接続し、下位１６ＢｉｔにＯ
Ｅ０〜７［０］を接続している。実際の動作は８Ｂｉｔ
づつ出力を切替えることになるため、図３に示したよう
に、例えばレジスタ０の下位１６Ｂｉｔを読む時には、
まずＯＥ０［０］をアサートする。
７の出力信号３２Ｂｉｔ中、上位１６Ｂｉｔの出力制御
入力にＯＥ０〜７［１］を接続し、下位１６ＢｉｔにＯ
Ｅ０〜７［０］を接続している。実際の動作は８Ｂｉｔ
づつ出力を切替えることになるため、図３に示したよう
に、例えばレジスタ０の下位１６Ｂｉｔを読む時には、
まずＯＥ０［０］をアサートする。
【００１４】同時に、次に読むデータはレジスタ０の上
位１６Ｂｉｔになるため、それをバス上にあらかじめ出
力しておくために、ＯＥ０［１］をアサートする。そし
て、レジスタ０の上位１６Ｂｉｔを読む時になったら、
次に読まれることになるレジスタ１の下位１６Ｂｉｔが
バス上に準備するために、読み出しを完了したレジスタ
を出力許可するＯＥ０［０］がデアサートとなり、ＯＥ
１［０］がアサートされる。ＯＥ制御ブロック２１０の
出力はデータセレクタ２０９に供給する信号より１つ先
行するか、同じか、どちらかになるためアダー（加算回
路）で容易に構成できる。
位１６Ｂｉｔになるため、それをバス上にあらかじめ出
力しておくために、ＯＥ０［１］をアサートする。そし
て、レジスタ０の上位１６Ｂｉｔを読む時になったら、
次に読まれることになるレジスタ１の下位１６Ｂｉｔが
バス上に準備するために、読み出しを完了したレジスタ
を出力許可するＯＥ０［０］がデアサートとなり、ＯＥ
１［０］がアサートされる。ＯＥ制御ブロック２１０の
出力はデータセレクタ２０９に供給する信号より１つ先
行するか、同じか、どちらかになるためアダー（加算回
路）で容易に構成できる。
【００１５】また、本発明は従来構成の長所である高速
動作を実現しつつ、かつ、基板もしくはＩＣ内での配線
の負担を軽減するものである。
動作を実現しつつ、かつ、基板もしくはＩＣ内での配線
の負担を軽減するものである。
【００１６】図４は本発明の他の実施形態を最も良く表
す図であり、図中、４０１〜４０８はデータ記憶用のレ
ジスタ０〜７、４０９はどのレジスタを出力データにす
るか切替え、かつ、同時にそれを後段で使用する状態
（８Ｂｉｔ幅）に切替えるデータセレクタ、４１０は３
ステート出力になっているレジスタの出力許可（Ｏｕｔ
ｐｕｔ Ｅｎａｂｌｅ）信号を発生させる回路ブロック
であり、４１１はＦＩＦＯに書き込み動作、及び、読み
だし動作を行なう際、どのＦＩＦＯに対し書き込み、及
び、読みだし動作を行なうかを制御しているＦＩＦＯリ
ード・ライトカウンタである。
す図であり、図中、４０１〜４０８はデータ記憶用のレ
ジスタ０〜７、４０９はどのレジスタを出力データにす
るか切替え、かつ、同時にそれを後段で使用する状態
（８Ｂｉｔ幅）に切替えるデータセレクタ、４１０は３
ステート出力になっているレジスタの出力許可（Ｏｕｔ
ｐｕｔ Ｅｎａｂｌｅ）信号を発生させる回路ブロック
であり、４１１はＦＩＦＯに書き込み動作、及び、読み
だし動作を行なう際、どのＦＩＦＯに対し書き込み、及
び、読みだし動作を行なうかを制御しているＦＩＦＯリ
ード・ライトカウンタである。
【００１７】本回路は、レジスタの出力を３ステート
（高インピーダンス状態も可能）にし、その出力をお互
いのレジスタの出力に直接つないで独立したネットの数
を削減している。本実施形態は８Ｂｉｔ毎に出力許可信
号の制御を行なっているため、レジスタ０〜７の上位１
６Ｂｉｔと下位１６Ｂｉｔを接続している。
（高インピーダンス状態も可能）にし、その出力をお互
いのレジスタの出力に直接つないで独立したネットの数
を削減している。本実施形態は８Ｂｉｔ毎に出力許可信
号の制御を行なっているため、レジスタ０〜７の上位１
６Ｂｉｔと下位１６Ｂｉｔを接続している。
【００１８】そのため、前述した実施形態に比べ少なく
ても、レジスタ０〜７とセレクタを結ぶ独立ネット数が
半減している。但し、レジスタの制御単位が前述した実
施形態の２倍になるため、それによるネットの増加と制
御の繁雑さは欠点となる。本実施形態も、前述した実施
形態と同様に先読み動作を行なうことにより、次に読ま
れるべきデータをバス上に先だししている。
ても、レジスタ０〜７とセレクタを結ぶ独立ネット数が
半減している。但し、レジスタの制御単位が前述した実
施形態の２倍になるため、それによるネットの増加と制
御の繁雑さは欠点となる。本実施形態も、前述した実施
形態と同様に先読み動作を行なうことにより、次に読ま
れるべきデータをバス上に先だししている。
【００１９】本発明の効果はレジスタ０〜７を結ぶネッ
ト数が減少すること、また、レジスタからのデータのバ
スへの先だし動作を行ない高速動作を実現している。
ト数が減少すること、また、レジスタからのデータのバ
スへの先だし動作を行ない高速動作を実現している。
【００２０】また、本実施の形態は本発明をレーザ・ビ
ーム・プリンタに適応した例である。図５は本実施形態
を最も良く表した図であり、５０１はレーザ・ビーム・
プリンタ、５０２は実際に印刷を行なうプリンタ・エン
ジン、５０３はホストコンピュータから受信したデータ
を元に描画を行ない、その画像データをプリンタ・エン
ジン５０２に送るコントローラ、５０４はＣＰＵ、５０
５はＣＰＵ５０４のためのプログラムと、フォントを内
蔵するＲＯＭ、５０６はデータの保管や描画のためのメ
モリであるＤＲＡＭ、５０７はコントローラ５０３内に
求められる多くの機能を内蔵するゲートアレイ、５０８
はＲＯＭ５０５に対する制御（アドレス等）を行なうＲ
ＯＭ制御部、５０９はＤＲＡＭ５０６の制御を行なうＤ
ＲＡＭ制御部、５１０はＲＯＭ５０５から読み込んでき
たフォントデータを文字画像であるビットマップに展開
する文字制御部、５１１は文字制御部５１０からの画像
データとイメージ処理部５１２からの画像データを組み
合わせるデータ合成部、５１２はイメージの拡大、ディ
ザ処理、タイル（同じソース画像を繰り返し出力する機
能）等を行なうイメージ処理部、５１３はイメージ処理
部で使用するソースデータをＤＲＡＭから読み取ってく
るＦＩＦＯ、５１４は実際のイメージ処理を行なうイメ
ージ処理ブロック、５１５はホストコンピュータからデ
ータを受信するホストＩ／Ｆ、５１６はＤＲＡＭ５０６
内に描画された画像をプリンタ・エンジン５０２に転送
する画像データ転送ブロックである。
ーム・プリンタに適応した例である。図５は本実施形態
を最も良く表した図であり、５０１はレーザ・ビーム・
プリンタ、５０２は実際に印刷を行なうプリンタ・エン
ジン、５０３はホストコンピュータから受信したデータ
を元に描画を行ない、その画像データをプリンタ・エン
ジン５０２に送るコントローラ、５０４はＣＰＵ、５０
５はＣＰＵ５０４のためのプログラムと、フォントを内
蔵するＲＯＭ、５０６はデータの保管や描画のためのメ
モリであるＤＲＡＭ、５０７はコントローラ５０３内に
求められる多くの機能を内蔵するゲートアレイ、５０８
はＲＯＭ５０５に対する制御（アドレス等）を行なうＲ
ＯＭ制御部、５０９はＤＲＡＭ５０６の制御を行なうＤ
ＲＡＭ制御部、５１０はＲＯＭ５０５から読み込んでき
たフォントデータを文字画像であるビットマップに展開
する文字制御部、５１１は文字制御部５１０からの画像
データとイメージ処理部５１２からの画像データを組み
合わせるデータ合成部、５１２はイメージの拡大、ディ
ザ処理、タイル（同じソース画像を繰り返し出力する機
能）等を行なうイメージ処理部、５１３はイメージ処理
部で使用するソースデータをＤＲＡＭから読み取ってく
るＦＩＦＯ、５１４は実際のイメージ処理を行なうイメ
ージ処理ブロック、５１５はホストコンピュータからデ
ータを受信するホストＩ／Ｆ、５１６はＤＲＡＭ５０６
内に描画された画像をプリンタ・エンジン５０２に転送
する画像データ転送ブロックである。
【００２１】次に図５を用いて動作説明を行なう。レー
ザ・ビーム・プリンタ５０１内ではＣＰＵ５０４がホス
トコンピュータから転送されてきたデータに基づき画像
処理を行なっている。ＣＰＵ５０４は通常ＲＯＭ５０５
内に格納されたプログラムをＲＯＭ制御部５０８経由で
読み取りそれを実行する。また、ＣＰＵ５０４が外部の
ＲＡＭを使用する時には、ＤＲＡＭ制御部５０９経由で
ＤＲＡＭ５０６をアクセスする。
ザ・ビーム・プリンタ５０１内ではＣＰＵ５０４がホス
トコンピュータから転送されてきたデータに基づき画像
処理を行なっている。ＣＰＵ５０４は通常ＲＯＭ５０５
内に格納されたプログラムをＲＯＭ制御部５０８経由で
読み取りそれを実行する。また、ＣＰＵ５０４が外部の
ＲＡＭを使用する時には、ＤＲＡＭ制御部５０９経由で
ＤＲＡＭ５０６をアクセスする。
【００２２】実際の画像処理の手順としては、まず、ホ
ストコンピュータから送られてきた画像ソースデータを
ホストＩ／Ｆ５１５で受信した後、ＤＲＡＭ５０９を経
由しＤＲＡＭ５０６にかき込む。コントローラ５０３は
このソースデータを元に描画作業を行なう。ソースデー
タ内で文字を書くことを求めていたら、ＣＰＵ５０４は
文字制御部５１０を起動する。起動をかけられた文字制
御部５１０はＲＯＭ５０５からフォントデータを読み込
みそれをビットマップに展開しデータ合成部５１０に送
る。また、上記ソースデータ内でイメージ画像の処理を
求めていたら、イメージ処理部５１２を使ってその処理
を行なう。その際、イメージ処理ブロック５１４で実際
の拡大、ディザ、タイル等の処理を行なうが、そのソー
ス画像はイメージ処理ブロック５１４が制御するＦＩＦ
Ｏ５１３がＤＲＡＭ５０６から逐次、読み込んでくる。
また、ＦＩＦＯ５１３はイメージ処理ブロック５１４の
制御に従ってその要求通りのデータを出力する。尚、Ｆ
ＩＦＯ５１３は図２のような構成をとっており、前述し
た実施形態で解説したように高速動作時のワードの切替
時でも問題なく動作する。生成もしくは変換されたフォ
ントデータやイメージデータはデータ合成部５１１で合
成されＤＲＡＭ制御部５０９を経由しＤＲＡＭ５０６に
書き込まれる。ソースデータに従って全てのデータが書
き終ると（バンド処理の場合には決められた範囲のバン
ド幅内の描画が終了すると）印刷を開始する。その際Ｄ
ＲＡＭ５０６内のデータはＤＲＡＭ制御部５０９を経由
し画像データ転送ブロック５１６からプリンタ・エンジ
ン５０２に対して送出される。
ストコンピュータから送られてきた画像ソースデータを
ホストＩ／Ｆ５１５で受信した後、ＤＲＡＭ５０９を経
由しＤＲＡＭ５０６にかき込む。コントローラ５０３は
このソースデータを元に描画作業を行なう。ソースデー
タ内で文字を書くことを求めていたら、ＣＰＵ５０４は
文字制御部５１０を起動する。起動をかけられた文字制
御部５１０はＲＯＭ５０５からフォントデータを読み込
みそれをビットマップに展開しデータ合成部５１０に送
る。また、上記ソースデータ内でイメージ画像の処理を
求めていたら、イメージ処理部５１２を使ってその処理
を行なう。その際、イメージ処理ブロック５１４で実際
の拡大、ディザ、タイル等の処理を行なうが、そのソー
ス画像はイメージ処理ブロック５１４が制御するＦＩＦ
Ｏ５１３がＤＲＡＭ５０６から逐次、読み込んでくる。
また、ＦＩＦＯ５１３はイメージ処理ブロック５１４の
制御に従ってその要求通りのデータを出力する。尚、Ｆ
ＩＦＯ５１３は図２のような構成をとっており、前述し
た実施形態で解説したように高速動作時のワードの切替
時でも問題なく動作する。生成もしくは変換されたフォ
ントデータやイメージデータはデータ合成部５１１で合
成されＤＲＡＭ制御部５０９を経由しＤＲＡＭ５０６に
書き込まれる。ソースデータに従って全てのデータが書
き終ると（バンド処理の場合には決められた範囲のバン
ド幅内の描画が終了すると）印刷を開始する。その際Ｄ
ＲＡＭ５０６内のデータはＤＲＡＭ制御部５０９を経由
し画像データ転送ブロック５１６からプリンタ・エンジ
ン５０２に対して送出される。
【００２３】
【発明の効果】以上説明した様に本発明によれば、出力
をワイヤードＯＲすることにより、独立ネット数が削減
され配線を小面積で行なえるようになる。
をワイヤードＯＲすることにより、独立ネット数が削減
され配線を小面積で行なえるようになる。
【００２４】また、この構成による各レジスタからのデ
ータ出力の遅延による影響がＦＩＦＯのパフォーマンス
に及ばないように、レジスタからのデータのバスへの先
出し動作を行ない高速動作を実現できる。
ータ出力の遅延による影響がＦＩＦＯのパフォーマンス
に及ばないように、レジスタからのデータのバスへの先
出し動作を行ない高速動作を実現できる。
【００２５】また、基板上またはＩＣ設計上、配線が容
易、かつ、高速動作が可能なＦＩＦＯを実現できる。
易、かつ、高速動作が可能なＦＩＦＯを実現できる。
【００２６】また、高速動作が要求されるプリンタのイ
メージ処理回路で使用するＦＩＦＯを高速かつ小規模で
構成できる。
メージ処理回路で使用するＦＩＦＯを高速かつ小規模で
構成できる。
【図１】従来のＦＩＦＯの構成を示す図である。
【図２】本発明のＦＩＦＯを取り入れた第１の実施形態
を示す図である。
を示す図である。
【図３】本発明のＦＩＦＯにおけるデータの読み出し状
態を示す図である。
態を示す図である。
【図４】本発明のＦＩＦＯを取り入れた第２の実施形態
を示す図である。
を示す図である。
【図５】本発明のＦＩＦＯをプリンタのイメージ処理部
に取り入れた第３の実施形態を示す図である。
に取り入れた第３の実施形態を示す図である。
Claims (4)
- 【請求項１】 ＦＩＦＯ回路（先読み先出し回路）内の
データを記憶する各レジスタの出力に３ステートバッフ
ァを使用して該各レジスタの出力を互いに接続する接続
手段と、 該各レジスタの出力制御信号の制御を実際に読み取るレ
ジスタより先行させ、該各レジスタ出力を読み出しより
先に安定させる制御手段を備えることを特徴とするデー
タ処理装置。 - 【請求項２】 前記データは３２ビット幅のイメージデ
ータであることを特徴とする請求項１に記載のデータ処
理装置。 - 【請求項３】 前記ＦＩＦＯ回路は３２ビット幅のデー
タを８ビット幅で出力することを特徴とする請求項１に
記載のデータ処理装置。 - 【請求項４】 前記データ処理装置はプリンタであるこ
とを特徴とする請求項１に記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341033A JPH09180434A (ja) | 1995-12-27 | 1995-12-27 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341033A JPH09180434A (ja) | 1995-12-27 | 1995-12-27 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09180434A true JPH09180434A (ja) | 1997-07-11 |
Family
ID=18342614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7341033A Withdrawn JPH09180434A (ja) | 1995-12-27 | 1995-12-27 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09180434A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004510216A (ja) * | 2000-06-09 | 2004-04-02 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
-
1995
- 1995-12-27 JP JP7341033A patent/JPH09180434A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004510216A (ja) * | 2000-06-09 | 2004-04-02 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
| JP4849763B2 (ja) * | 2000-06-09 | 2012-01-11 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |