JPH05210381A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH05210381A JPH05210381A JP4038344A JP3834492A JPH05210381A JP H05210381 A JPH05210381 A JP H05210381A JP 4038344 A JP4038344 A JP 4038344A JP 3834492 A JP3834492 A JP 3834492A JP H05210381 A JPH05210381 A JP H05210381A
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- address
- counter
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- bitblt
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵに負担をかけず、ＢｉＴＢＬＴ方式を
効果的に活用することによりハッチングパターン等を高
速に展開できると共に、ＢｉＴＢＬＴ方式を変更せずに
簡単な回路を追加するだけで任意に指定した領域内にパ
ターンを確実に展開する。 【構成】 コントローラ１は転送元のソースアドレスと
転送先のディスティネーションアドレスとを順次更新す
る。モードセットレジスタ１８にハッチングモードがセ
ットされているとき、ナンドゲート１９はコントローラ
１からのインクリメント信号ＸＩＮＣを禁止し、ソース
側のＸカウンタ１３のインクリメント動作を停止させ、
アンドゲート２０、３２倍検出回路２１等はソース側の
Ｙカウンタ１２を所定周期でロード／インクリメントさ
せることにより転送元のブロックパターンを何回か繰り
返して転送先に展開させる。
効果的に活用することによりハッチングパターン等を高
速に展開できると共に、ＢｉＴＢＬＴ方式を変更せずに
簡単な回路を追加するだけで任意に指定した領域内にパ
ターンを確実に展開する。 【構成】 コントローラ１は転送元のソースアドレスと
転送先のディスティネーションアドレスとを順次更新す
る。モードセットレジスタ１８にハッチングモードがセ
ットされているとき、ナンドゲート１９はコントローラ
１からのインクリメント信号ＸＩＮＣを禁止し、ソース
側のＸカウンタ１３のインクリメント動作を停止させ、
アンドゲート２０、３２倍検出回路２１等はソース側の
Ｙカウンタ１２を所定周期でロード／インクリメントさ
せることにより転送元のブロックパターンを何回か繰り
返して転送先に展開させる。
Description
【０００１】
【産業上の利用分野】この発明は、表示画面上の指定領
域内にハッチングパターン等を展開する表示制御装置に
関する。
域内にハッチングパターン等を展開する表示制御装置に
関する。
【０００２】
【従来の技術】従来、パーソナルコンピュータ等におい
て、パターンメモリには予めハッチング描画用のブロッ
クパターンが格納されており、表示画面上の指定領域内
にハッチングパターンを展開する場合には、パターンメ
モリからハッチング描画用のブロックパターンを何回か
繰り返して読み出すことにより表示メモリに描画するよ
うにしていた。
て、パターンメモリには予めハッチング描画用のブロッ
クパターンが格納されており、表示画面上の指定領域内
にハッチングパターンを展開する場合には、パターンメ
モリからハッチング描画用のブロックパターンを何回か
繰り返して読み出すことにより表示メモリに描画するよ
うにしていた。
【０００３】
【発明が解決しようとする課題】このようにパターンメ
モリから表示メモリへハッチング描画用のブロックパタ
ーンを何回も繰り返して描画することは、それだけＣＰ
Ｕの負担が増大する他、処理速度が遅くなり、ハッチン
グパターンを効率良く描画することができないという欠
点があった。この発明の課題は、ＣＰＵに負担をかけず
ハッチングパターン等をＢｉＴＢＬＴ（ビットバウンダ
リ、ブロック転送）方式を活用して高速に展開できると
共に、ＢｉＴＢＬＴ方式を変更せずに簡単な回路を追加
するだけで任意に指定した領域内にパターンを確実に展
開できるようにすることである。
モリから表示メモリへハッチング描画用のブロックパタ
ーンを何回も繰り返して描画することは、それだけＣＰ
Ｕの負担が増大する他、処理速度が遅くなり、ハッチン
グパターンを効率良く描画することができないという欠
点があった。この発明の課題は、ＣＰＵに負担をかけず
ハッチングパターン等をＢｉＴＢＬＴ（ビットバウンダ
リ、ブロック転送）方式を活用して高速に展開できると
共に、ＢｉＴＢＬＴ方式を変更せずに簡単な回路を追加
するだけで任意に指定した領域内にパターンを確実に展
開できるようにすることである。
【０００４】
【課題を解決するための手段】この発明の手段は次の通
りである。 （１）、ＢｉＴＢＬＴ回路は表示画面上に展開したブロ
ックパターンを任意に指定した表示領域内に転送する際
に、ＢｉＴＢＬＴ方式にしたがって転送元のソースアド
レスと転送先のディスティネーションアドレスとを順次
更新しながら転送元のブロックパターンを転送先の表示
領域内に展開してゆく。 （２）、制御回路はソースアドレスの更新を制御するこ
とにより転送元のブロックパターンを何回か繰り返して
転送先の表示領域内に展開させる。
りである。 （１）、ＢｉＴＢＬＴ回路は表示画面上に展開したブロ
ックパターンを任意に指定した表示領域内に転送する際
に、ＢｉＴＢＬＴ方式にしたがって転送元のソースアド
レスと転送先のディスティネーションアドレスとを順次
更新しながら転送元のブロックパターンを転送先の表示
領域内に展開してゆく。 （２）、制御回路はソースアドレスの更新を制御するこ
とにより転送元のブロックパターンを何回か繰り返して
転送先の表示領域内に展開させる。
【０００５】
【作用】この発明の手段の作用は次の通りである。い
ま、パターンメモリに予め登録されているハッチング描
画用のブロックパターンがフレームメモリに描画されて
いるものとする。この状態において、ＢｉＴＢＬＴ回路
は表示画面上に展開したブロックパターンを任意に指定
した表示領域内に転送する際に、ＢｉＴＢＬＴ方式にし
たがって転送元のソースアドレスと転送先のディスティ
ネーションアドレスとを順次更新しながら転送元のブロ
ックパターンを転送先の表示領域内に展開してゆく。そ
の際、制御回路はソースアドレスの更新を制御すること
により転送元のブロックパターンを何回か繰り返して転
送先の表示領域内に展開させる。したがって、ＣＰＵに
負担をかけず、ＢｉＴＢＬＴ方式を効果的に活用するこ
とによりハッチングパターン等を高速に展開できると共
に、ＢｉＴＢＬＴ方式を変更せずに簡単な回路を追加す
るだけで任意に指定した領域内にパターンを確実に展開
することができる。
ま、パターンメモリに予め登録されているハッチング描
画用のブロックパターンがフレームメモリに描画されて
いるものとする。この状態において、ＢｉＴＢＬＴ回路
は表示画面上に展開したブロックパターンを任意に指定
した表示領域内に転送する際に、ＢｉＴＢＬＴ方式にし
たがって転送元のソースアドレスと転送先のディスティ
ネーションアドレスとを順次更新しながら転送元のブロ
ックパターンを転送先の表示領域内に展開してゆく。そ
の際、制御回路はソースアドレスの更新を制御すること
により転送元のブロックパターンを何回か繰り返して転
送先の表示領域内に展開させる。したがって、ＣＰＵに
負担をかけず、ＢｉＴＢＬＴ方式を効果的に活用するこ
とによりハッチングパターン等を高速に展開できると共
に、ＢｉＴＢＬＴ方式を変更せずに簡単な回路を追加す
るだけで任意に指定した領域内にパターンを確実に展開
することができる。
【０００６】
【実施例】以下、図１〜図７を参照して一実施例を説明
する。図１はＢｉＴＢＬＴ方式の表示制御装置を概略的
に示したブロック回路図、図２はＢｉＴＢＬＴ方式の基
本概念を説明する為の図である。この表示制御装置は表
示画面上に展開されているブロックパターンを他の指定
位置に転送する際に、ＢｉＴＢＬＴ方式にしたがって転
送元のソースアドレスと転送先のディスティネーション
アドレスとを順次更新しながら転送元のブロックパター
ンを転送先に展開してゆくもので、ＢｉＴＢＬＴシーケ
ンスコントローラ１はＢｉＴＢＬＴモードセットレジス
タ２のセット内容にしたがって転送元のソースアドレス
と転送先のディスティネーションアドレスとの更新を制
御する。
する。図１はＢｉＴＢＬＴ方式の表示制御装置を概略的
に示したブロック回路図、図２はＢｉＴＢＬＴ方式の基
本概念を説明する為の図である。この表示制御装置は表
示画面上に展開されているブロックパターンを他の指定
位置に転送する際に、ＢｉＴＢＬＴ方式にしたがって転
送元のソースアドレスと転送先のディスティネーション
アドレスとを順次更新しながら転送元のブロックパター
ンを転送先に展開してゆくもので、ＢｉＴＢＬＴシーケ
ンスコントローラ１はＢｉＴＢＬＴモードセットレジス
タ２のセット内容にしたがって転送元のソースアドレス
と転送先のディスティネーションアドレスとの更新を制
御する。
【０００７】ソースアドレスジェネレータ３はＢｉＴＢ
ＬＴシーケンスコントローラ１の制御下で転送元のソー
スアドレスを順次更新するもので、ソースアドレスの更
新範囲はＸレングスダウンカウンタ４、Ｙレングスダウ
ンカウンタ５の値によって規制される範囲となる。同様
に、ディスティネーションアドレスジェネレータ６はＢ
ｉＴＢＬＴシーケンスコントローラ１の制御下で転送先
のディスティネーションアドレスを順次更新するもの
で、ディスティネーションアドレスの更新範囲はＸレン
グスダウンカウンタ４、Ｙレングスダウンカウンタ５の
値によって規制される範囲となる。Ｘレングスダウンカ
ウンタ４は転送対象である方形領域のＸ方向の長さ、、
Ｙレングスダウンカウンタ５はＹ方向の長さが初期設定
されるもので、Ｘ方向の長さはワード単位（１ワード＝
３２ドット）、Ｙ方向の長さはドット単位で表わされて
いる。ここで、Ｘレングスダウンカウンタ４の値はソー
スアドレス、ディスティネーションアドレスの更新に伴
って「１」ずつ減算されてゆき、その値が「１」になる
と、Ｙレングスダウンカウンタ５の値から「１」が減算
されると共にＸレングスダウンカウンタ４に初期値がセ
ットされる。
ＬＴシーケンスコントローラ１の制御下で転送元のソー
スアドレスを順次更新するもので、ソースアドレスの更
新範囲はＸレングスダウンカウンタ４、Ｙレングスダウ
ンカウンタ５の値によって規制される範囲となる。同様
に、ディスティネーションアドレスジェネレータ６はＢ
ｉＴＢＬＴシーケンスコントローラ１の制御下で転送先
のディスティネーションアドレスを順次更新するもの
で、ディスティネーションアドレスの更新範囲はＸレン
グスダウンカウンタ４、Ｙレングスダウンカウンタ５の
値によって規制される範囲となる。Ｘレングスダウンカ
ウンタ４は転送対象である方形領域のＸ方向の長さ、、
Ｙレングスダウンカウンタ５はＹ方向の長さが初期設定
されるもので、Ｘ方向の長さはワード単位（１ワード＝
３２ドット）、Ｙ方向の長さはドット単位で表わされて
いる。ここで、Ｘレングスダウンカウンタ４の値はソー
スアドレス、ディスティネーションアドレスの更新に伴
って「１」ずつ減算されてゆき、その値が「１」になる
と、Ｙレングスダウンカウンタ５の値から「１」が減算
されると共にＸレングスダウンカウンタ４に初期値がセ
ットされる。
【０００８】なお、ＢｉＴＢＬＴモードセットレジスタ
２、ソースアドレスジェネレータ３、Ｘレングスダウン
カウンタ４、Ｙレングスダウンカウンタ５、ディスティ
ネーションアドレスジェネレータ６はデータバスＤＢを
介してＣＰＵ（図示せず）に接続されている。また、ソ
ースアドレスジェネレータ３によって生成されたソース
アドレスおよびディスティネーションアドレスジェネレ
ータ６によって生成されたディスティネーションアドレ
スはマルチプレクサ７に与えられ、アドレスバスＡＢを
介してフレームメモリ８に送られる。
２、ソースアドレスジェネレータ３、Ｘレングスダウン
カウンタ４、Ｙレングスダウンカウンタ５、ディスティ
ネーションアドレスジェネレータ６はデータバスＤＢを
介してＣＰＵ（図示せず）に接続されている。また、ソ
ースアドレスジェネレータ３によって生成されたソース
アドレスおよびディスティネーションアドレスジェネレ
ータ６によって生成されたディスティネーションアドレ
スはマルチプレクサ７に与えられ、アドレスバスＡＢを
介してフレームメモリ８に送られる。
【０００９】図３はソースアドレスジェネレータ３を中
心とした要部構成図である。ソースアドレスジェネレー
タ３はソースアドレスレジスタ１１、Ｙカウンタ１２、
Ｘカウンタ１３を有する構成で、ソースアドレスレジス
タ１１にソースアドレスがセットされると、その内容は
上位部分と下位部分とに分割され、それぞれＹカウンタ
１２、Ｘカウンタ１３にロードされる。この場合、アド
レスデコーダ１４からのタイミング信号Ｔ１に応答して
ソースアドレスがソースアドレスレジスタ１１にセット
される。また、このタイミング信号Ｔ１はディレイ回路
１５によって遅延されたのちインバータ１６を介してＸ
カウンタ１３のロード端子
心とした要部構成図である。ソースアドレスジェネレー
タ３はソースアドレスレジスタ１１、Ｙカウンタ１２、
Ｘカウンタ１３を有する構成で、ソースアドレスレジス
タ１１にソースアドレスがセットされると、その内容は
上位部分と下位部分とに分割され、それぞれＹカウンタ
１２、Ｘカウンタ１３にロードされる。この場合、アド
レスデコーダ１４からのタイミング信号Ｔ１に応答して
ソースアドレスがソースアドレスレジスタ１１にセット
される。また、このタイミング信号Ｔ１はディレイ回路
１５によって遅延されたのちインバータ１６を介してＸ
カウンタ１３のロード端子
【外１】に入力されると共に、ノアゲート１７を介して
Ｙカウンタ１２のロード端子
Ｙカウンタ１２のロード端子
【外１】に入力される。
【００１０】アドレスデコーダ１４はタイミング信号Ｔ
１の他に各種のタイミング信号Ｔ２、Ｔ３、Ｔ４、Ｔ５
を出力するもので、タイミング信号Ｔ２はモードセット
レジスタ１８、タイミング信号Ｔ３はＹレングスダウン
カウンタ５、タイミング信号Ｔ４はＸレングスダウンカ
ウンタ４、タイミング信号Ｔ５はＢｉＴＢＬＴモードセ
ットレジスタ２に与えられる。ここで、モードセットレ
ジスタ１８はタイミング信号Ｔ２に応答してハッチング
モード／ノーマルモードがセットされるもので、モード
セットレジスタ１８にハッチングモードがセットされた
とき、モードセットレジスタ１８から出力されるモード
指定信号はハイレベルとなり、ナンドゲート１９に反転
入力されると共にアンドゲート２０に与えられる。また
Ｙレングスダウンカウンタ５にはタイミング信号Ｔ３に
応答して転送対象である方形領域のＹ方向の長さがセッ
トされ、またＸレングスダウンカウンタ４にはタイミン
グ信号Ｔ４に応答してＸ方向の長さがセットされる。な
お、３２倍検出回路２１はＹレングスダウンカウンタ５
の値が「３２」の倍数となる毎にハイレベルの検出信号
を出力してアンドゲート２０に与える。
１の他に各種のタイミング信号Ｔ２、Ｔ３、Ｔ４、Ｔ５
を出力するもので、タイミング信号Ｔ２はモードセット
レジスタ１８、タイミング信号Ｔ３はＹレングスダウン
カウンタ５、タイミング信号Ｔ４はＸレングスダウンカ
ウンタ４、タイミング信号Ｔ５はＢｉＴＢＬＴモードセ
ットレジスタ２に与えられる。ここで、モードセットレ
ジスタ１８はタイミング信号Ｔ２に応答してハッチング
モード／ノーマルモードがセットされるもので、モード
セットレジスタ１８にハッチングモードがセットされた
とき、モードセットレジスタ１８から出力されるモード
指定信号はハイレベルとなり、ナンドゲート１９に反転
入力されると共にアンドゲート２０に与えられる。また
Ｙレングスダウンカウンタ５にはタイミング信号Ｔ３に
応答して転送対象である方形領域のＹ方向の長さがセッ
トされ、またＸレングスダウンカウンタ４にはタイミン
グ信号Ｔ４に応答してＸ方向の長さがセットされる。な
お、３２倍検出回路２１はＹレングスダウンカウンタ５
の値が「３２」の倍数となる毎にハイレベルの検出信号
を出力してアンドゲート２０に与える。
【００１１】ＢｉＴＢＬＴシーケンスコントローラ１は
Ｘカウンタ１３の値を更新する為のインクリメント信号
ＸＩＮＣを出力すると共に、Ｙカウンタ１２の値を更新
する為のインクリメント信号ＹＩＮＣを出力する。ここ
で、Ｘカウンタ１３用のインクリメント信号ＸＩＮＣは
ナンドゲート１９に与えられ、またＹカウンタ１２用の
インクリメント信号ＹＩＮＣはアンドゲート２０に与え
られる他にインバータ２２に与えられる。ナンドゲート
１９の出力はＸカウンタ１３のイネーブル端子
Ｘカウンタ１３の値を更新する為のインクリメント信号
ＸＩＮＣを出力すると共に、Ｙカウンタ１２の値を更新
する為のインクリメント信号ＹＩＮＣを出力する。ここ
で、Ｘカウンタ１３用のインクリメント信号ＸＩＮＣは
ナンドゲート１９に与えられ、またＹカウンタ１２用の
インクリメント信号ＹＩＮＣはアンドゲート２０に与え
られる他にインバータ２２に与えられる。ナンドゲート
１９の出力はＸカウンタ１３のイネーブル端子
【外２】に与えられ、Ｘカウンタ１３の値をプラス
「１」ずつインクリメントさせるもので、ナンドゲート
１９はモードセットレジスタ１８にハッチングモードが
セットされているとき、Ｘカウンタ１３のインクリメン
トを禁止する。インバータ２２の出力はＹカウンタ１２
のイネーブル端子
「１」ずつインクリメントさせるもので、ナンドゲート
１９はモードセットレジスタ１８にハッチングモードが
セットされているとき、Ｘカウンタ１３のインクリメン
トを禁止する。インバータ２２の出力はＹカウンタ１２
のイネーブル端子
【外２】に与えられ、Ｙカウンタ１２の値をプラス
「１」ずつインクリメントさせる。アンドゲート２０の
出力はノアゲート１７を介してＹカウンタ１２のロード
端子
「１」ずつインクリメントさせる。アンドゲート２０の
出力はノアゲート１７を介してＹカウンタ１２のロード
端子
【外１】に与えられる。
【００１２】次に、本実施例の動作を説明する。図４は
フレームメモリ８とアドレスとの関係を示したもので、
そのＸ方向のアドレスはワード単位（１ワード＝３２ド
ット）、Ｙ方向のアドレスはドット単位で表わされてい
る。いま、図示の如く転送元のブロックパターンは１キ
ャラクタサイズ（Ｘアドレス１ワード分、Ｙアドレス３
２ドット分の方形領域）で、Ｘアドレス「１」、Ｙアド
レス「３２」の位置を始点として展開されているものと
する。そして、この転送元ブロックパターンをＸアドレ
ス「５」、Ｙアドレス「１６０」を始点とする転送先の
方形領域（Ｘアドレス３ワード分、Ｙアドレス１６０ド
ット分）内に展開するものとする。この場合、Ｘレング
スダウンカウンタ４には３（ワード）、Ｙレングスダウ
ンカウンタ５には１６０（ドット）が初期設定され、ま
たソースアドレスジェネレータ３のＸカウンタ１３には
「１」、Ｙカウンタ１２には「３２」が初期設定され、
更にディスティネーションアドレスジェネレータ６のＸ
アドレスとして「５」、Ｙアドレスとして「１６０」が
初期設定されている。
フレームメモリ８とアドレスとの関係を示したもので、
そのＸ方向のアドレスはワード単位（１ワード＝３２ド
ット）、Ｙ方向のアドレスはドット単位で表わされてい
る。いま、図示の如く転送元のブロックパターンは１キ
ャラクタサイズ（Ｘアドレス１ワード分、Ｙアドレス３
２ドット分の方形領域）で、Ｘアドレス「１」、Ｙアド
レス「３２」の位置を始点として展開されているものと
する。そして、この転送元ブロックパターンをＸアドレ
ス「５」、Ｙアドレス「１６０」を始点とする転送先の
方形領域（Ｘアドレス３ワード分、Ｙアドレス１６０ド
ット分）内に展開するものとする。この場合、Ｘレング
スダウンカウンタ４には３（ワード）、Ｙレングスダウ
ンカウンタ５には１６０（ドット）が初期設定され、ま
たソースアドレスジェネレータ３のＸカウンタ１３には
「１」、Ｙカウンタ１２には「３２」が初期設定され、
更にディスティネーションアドレスジェネレータ６のＸ
アドレスとして「５」、Ｙアドレスとして「１６０」が
初期設定されている。
【００１３】ここで、図５の（Ａ）はディスティネーシ
ョンアドレスジェネレータ６から出力されるアドレスの
動きを示したもので、通常のＢｉＴＢＬＴ方式にしたが
ってディスティネーションアドレスの更新が行われ、そ
のＸアドレスがプラス「１」される毎にＸレングスダウ
ンカウンタ４の値はマイナス「１」される。この結果、
Ｘレングスダウンカウンタ４の値が「１」に到達する
と、Ｘアドレス値は再び初期値にセットされると共に、
そのＹアドレスに「１」が加算される。このような動作
はＹレングスダウンカウンタ５の値が「１」に到達する
まで繰り返される結果、ディスティネーションアドレス
は図示の如く変化する。
ョンアドレスジェネレータ６から出力されるアドレスの
動きを示したもので、通常のＢｉＴＢＬＴ方式にしたが
ってディスティネーションアドレスの更新が行われ、そ
のＸアドレスがプラス「１」される毎にＸレングスダウ
ンカウンタ４の値はマイナス「１」される。この結果、
Ｘレングスダウンカウンタ４の値が「１」に到達する
と、Ｘアドレス値は再び初期値にセットされると共に、
そのＹアドレスに「１」が加算される。このような動作
はＹレングスダウンカウンタ５の値が「１」に到達する
まで繰り返される結果、ディスティネーションアドレス
は図示の如く変化する。
【００１４】一方、図５の（Ｂ）はモードセットレジス
タ１８にハッチングモードがセットされている場合にお
いて、ソースアドレスジェネレータ３から出力されるア
ドレスの動きを示したものである。いま、アドレスデコ
ーダ１４から出力されるタイミング信号Ｔ１に応答して
ソースアドレスがソースアドレスレジスタ１１にセット
されると、その内容は上位部分と下位部分とに分割さ
れ、対応するＹカウンタ１２、Ｘカウンタ１３にロード
される。この場合、Ｙカウンタ１２には「３２」、Ｘカ
ウンタ１３には「１」が初期設定される。
タ１８にハッチングモードがセットされている場合にお
いて、ソースアドレスジェネレータ３から出力されるア
ドレスの動きを示したものである。いま、アドレスデコ
ーダ１４から出力されるタイミング信号Ｔ１に応答して
ソースアドレスがソースアドレスレジスタ１１にセット
されると、その内容は上位部分と下位部分とに分割さ
れ、対応するＹカウンタ１２、Ｘカウンタ１３にロード
される。この場合、Ｙカウンタ１２には「３２」、Ｘカ
ウンタ１３には「１」が初期設定される。
【００１５】ここで、モードセットレジスタ１８にハッ
チングモードがセットされているとき、モードセットレ
ジスタ１８から出力されるモード指定信号はハイレベル
となり、その反転信号がナンドゲート１９に入力される
為、ナンドゲート１９の出力はＢｉＴＢＬＴシーケンス
コントローラ１から出力されるインクリメント信号ＸＩ
ＮＣに拘らず、ハイレベルのままとなる。したがって、
ＢｉＴＢＬＴシーケンスコントローラ１からインクリメ
ント信号ＸＩＮＣが出力されてもＸカウンタ１３の値は
初期値「１」に固定される。つまり、ハッチングモード
ではナンドゲート１９によってＸカウンタ１３の更新が
禁止される為、そのＸアドレスは図示の如く初期値
「１」に固定される。一方、Ｙカウンタ１２の値はＢｉ
ＴＢＬＴシーケンスコントローラ１から出力されるイン
クリメント信号ＹＩＮＣにしたがってプラス「１」ずつ
更新されてゆくが、モードセットレジスタ１８にハッチ
ングモードがセットされている場合には、Ｙレングスダ
ウンカウンタ５の値が「３２」の倍数になる毎にＹカウ
ンタ１２には初期値「３２」がロードされる。即ち、ハ
ッチングモードではモードセットレジスタ１８から出力
されるモード指定信号はハイレベル、またＹレングスダ
ウンカウンタ５の値が「３２」の倍数になる毎に３２倍
検出回路２１の出力はハイレベルとなり、Ｙレングスダ
ウンカウンタ５の値が「３２」の倍数のとき、ＢｉＴＢ
ＬＴシーケンスコントローラ１からインクリメント信号
ＹＩＮＣが出力されると、それに同期してＹカウンタ１
２に初期値「３２」が再度ロードされることになる。こ
の結果、ソース側のＹアドレスは図示の如く、「３
２」、「３２」、「３２」、「３３」……「６３」、
「６３」、「６３」、「３２」、「３２」、「３２」、
「３３」……と変化する。
チングモードがセットされているとき、モードセットレ
ジスタ１８から出力されるモード指定信号はハイレベル
となり、その反転信号がナンドゲート１９に入力される
為、ナンドゲート１９の出力はＢｉＴＢＬＴシーケンス
コントローラ１から出力されるインクリメント信号ＸＩ
ＮＣに拘らず、ハイレベルのままとなる。したがって、
ＢｉＴＢＬＴシーケンスコントローラ１からインクリメ
ント信号ＸＩＮＣが出力されてもＸカウンタ１３の値は
初期値「１」に固定される。つまり、ハッチングモード
ではナンドゲート１９によってＸカウンタ１３の更新が
禁止される為、そのＸアドレスは図示の如く初期値
「１」に固定される。一方、Ｙカウンタ１２の値はＢｉ
ＴＢＬＴシーケンスコントローラ１から出力されるイン
クリメント信号ＹＩＮＣにしたがってプラス「１」ずつ
更新されてゆくが、モードセットレジスタ１８にハッチ
ングモードがセットされている場合には、Ｙレングスダ
ウンカウンタ５の値が「３２」の倍数になる毎にＹカウ
ンタ１２には初期値「３２」がロードされる。即ち、ハ
ッチングモードではモードセットレジスタ１８から出力
されるモード指定信号はハイレベル、またＹレングスダ
ウンカウンタ５の値が「３２」の倍数になる毎に３２倍
検出回路２１の出力はハイレベルとなり、Ｙレングスダ
ウンカウンタ５の値が「３２」の倍数のとき、ＢｉＴＢ
ＬＴシーケンスコントローラ１からインクリメント信号
ＹＩＮＣが出力されると、それに同期してＹカウンタ１
２に初期値「３２」が再度ロードされることになる。こ
の結果、ソース側のＹアドレスは図示の如く、「３
２」、「３２」、「３２」、「３３」……「６３」、
「６３」、「６３」、「３２」、「３２」、「３２」、
「３３」……と変化する。
【００１６】このようにフレームメモリ８に展開した転
送元のブロックパターンを任意に指定した領域内に転送
する際に、ＢｉＴＢＬＴ方式にしたがってソースアドレ
スとディスティネーションアドレスとを順次更新しなが
ら転送元のブロックパターンを転送先に展開してゆく
が、ハッチングモードではソース側のＸアドレスのイン
クリメント動作を停止させ、Ｙアドレスのインクリメン
ト動作を所定周期で繰り返すことによって転送元のブロ
ックパターンである１ワード×３２ドットの方形領域は
転送先の始点位置からＸ方向に３回、Ｙ方向に５回、合
計１５回繰り返し展開されることになる。このようにＢ
ｉＴＢＬＴ方式を結果的に活用することによりハッチン
グパターンを高速に展開することが可能となる。この場
合、ＢｉＴＢＬＴ方式を変更せず、簡単な回路を追加す
るだけで任意に指定した領域内にハッチングパターンを
確実に展開することができる。例えば、図６に示す様に
ＢｉＴＢＬＴシーケンスコントローラ１側においては、
通常と同様に破線で囲んだ領域をアドレス指定してその
まま転送先に展開する如く動作するが、Ｘカウンタ１３
のインクリメント動作を停止させ、Ｙカウンタ１２を所
定周期でロード／インクリメントさせる回路を追加する
だけで実線で示した転送元の小さな方形領域は転送先に
繰り返し展開される。
送元のブロックパターンを任意に指定した領域内に転送
する際に、ＢｉＴＢＬＴ方式にしたがってソースアドレ
スとディスティネーションアドレスとを順次更新しなが
ら転送元のブロックパターンを転送先に展開してゆく
が、ハッチングモードではソース側のＸアドレスのイン
クリメント動作を停止させ、Ｙアドレスのインクリメン
ト動作を所定周期で繰り返すことによって転送元のブロ
ックパターンである１ワード×３２ドットの方形領域は
転送先の始点位置からＸ方向に３回、Ｙ方向に５回、合
計１５回繰り返し展開されることになる。このようにＢ
ｉＴＢＬＴ方式を結果的に活用することによりハッチン
グパターンを高速に展開することが可能となる。この場
合、ＢｉＴＢＬＴ方式を変更せず、簡単な回路を追加す
るだけで任意に指定した領域内にハッチングパターンを
確実に展開することができる。例えば、図６に示す様に
ＢｉＴＢＬＴシーケンスコントローラ１側においては、
通常と同様に破線で囲んだ領域をアドレス指定してその
まま転送先に展開する如く動作するが、Ｘカウンタ１３
のインクリメント動作を停止させ、Ｙカウンタ１２を所
定周期でロード／インクリメントさせる回路を追加する
だけで実線で示した転送元の小さな方形領域は転送先に
繰り返し展開される。
【００１７】
【発明の効果】この発明によれば、ＣＰＵに負担をかけ
ず、ＢｉＴＢＬＴ方式を効果的に活用することによりハ
ッチングパターン等を高速に展開できると共に、ＢｉＴ
ＢＬＴ方式を変更せずに簡単な回路を追加するだけで任
意に指定した領域内にパターンを確実に展開することが
でき、極めて実用性の高いものとなる。
ず、ＢｉＴＢＬＴ方式を効果的に活用することによりハ
ッチングパターン等を高速に展開できると共に、ＢｉＴ
ＢＬＴ方式を変更せずに簡単な回路を追加するだけで任
意に指定した領域内にパターンを確実に展開することが
でき、極めて実用性の高いものとなる。
【図１】実施例に係るＢｉＴＢＬＴ方式の表示制御装置
を示したブロック回路図。
を示したブロック回路図。
【図２】ＢｉＴＢＬＴ方式の基本概念を説明する為の
図。
図。
【図３】表示制御装置の要部構成図。
【図４】フレームメモリ８とアドレスとの関係を示した
図。
図。
【図５】アドレスが変化する様子を示し、（Ａ）はディ
スティネーション側のアドレスの動き、（Ｂ）はソース
側のアドレスの動きを示した図。
スティネーション側のアドレスの動き、（Ｂ）はソース
側のアドレスの動きを示した図。
【図６】ＢｉＴＢＬＴ方式にしたがってハッチングパタ
ーンが展開された様子を示した図。
ーンが展開された様子を示した図。
１ ＢｉＴＢＬＴシーケンスコントローラ ３ ソースアドレスジェネレータ ４ Ｘレングスダウンカウンタ ５ Ｙレングスダウンカウンタ ６ ディスティネーションアドレスジェネレータ ８ フレームメモリ １２ Ｙカウンタ １３ Ｘカウンタ １８ モードセットレジスタ １９ ナンドゲート ２０ アンドゲート ２１ ３２倍検出回路
Claims (1)
- 【請求項１】表示画面上に展開したブロックパターンを
任意に指定した表示領域内に転送する際に、ＢｉＴＢＬ
Ｔ方式にしたがって転送元のソースアドレスと転送先の
ディスティネーションアドレスとを順次更新しながら転
送元のブロックパターンを転送先の表示領域内に展開し
てゆくＢｉＴＢＬＴ回路と、 ソースアドレスの更新を制御することにより転送元のブ
ロックパターンを何回か繰り返して転送先の表示領域内
に展開させる制御回路と、 を具備したことを特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038344A JPH05210381A (ja) | 1992-01-30 | 1992-01-30 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038344A JPH05210381A (ja) | 1992-01-30 | 1992-01-30 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210381A true JPH05210381A (ja) | 1993-08-20 |
Family
ID=12522673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038344A Pending JPH05210381A (ja) | 1992-01-30 | 1992-01-30 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210381A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2026323A2 (en) | 2007-08-14 | 2009-02-18 | Seiko Epson Corporation | Image processing circuit, display device, and printing device |
| EP2026324A2 (en) | 2007-08-14 | 2009-02-18 | Seiko Epson Corporation | Image processing circuit, display device, and printing device |
| US8089493B2 (en) | 2007-08-14 | 2012-01-03 | Seiko Epson Corporation | Image processing circuit, display device, and printing device |
-
1992
- 1992-01-30 JP JP4038344A patent/JPH05210381A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2026323A2 (en) | 2007-08-14 | 2009-02-18 | Seiko Epson Corporation | Image processing circuit, display device, and printing device |
| EP2026324A2 (en) | 2007-08-14 | 2009-02-18 | Seiko Epson Corporation | Image processing circuit, display device, and printing device |
| EP2026324A3 (en) * | 2007-08-14 | 2009-12-02 | Seiko Epson Corporation | Image processing circuit, display device, and printing device |
| EP2026323A3 (en) * | 2007-08-14 | 2009-12-02 | Seiko Epson Corporation | Image processing circuit, display device, and printing device |
| US8089493B2 (en) | 2007-08-14 | 2012-01-03 | Seiko Epson Corporation | Image processing circuit, display device, and printing device |
| US8326083B2 (en) | 2007-08-14 | 2012-12-04 | Seiko Epson Corporation | Image processing circuit, display device, and printing device |
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