JPH0668920B2 - Ｒｏｍ読出しテスト回路 - Google Patents
Ｒｏｍ読出しテスト回路Info
- Publication number
- JPH0668920B2 JPH0668920B2 JP12478087A JP12478087A JPH0668920B2 JP H0668920 B2 JPH0668920 B2 JP H0668920B2 JP 12478087 A JP12478087 A JP 12478087A JP 12478087 A JP12478087 A JP 12478087A JP H0668920 B2 JPH0668920 B2 JP H0668920B2
- Authority
- JP
- Japan
- Prior art keywords
- rom
- test
- data
- read
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はROMの読出しテスト回路に関する。
現在、半導体集積回路として、一つのチップ上にCPUやR
OM,RAMなどのメモリ、さらに複数の機能ブロックを搭載
したLSIがつくられている。従来、このようなLSIでは、
内蔵ROMの中のデータが正しいかどうかをテストするた
め、ROM内の全てのデータを読出してチェックすること
が行なわれていた。
OM,RAMなどのメモリ、さらに複数の機能ブロックを搭載
したLSIがつくられている。従来、このようなLSIでは、
内蔵ROMの中のデータが正しいかどうかをテストするた
め、ROM内の全てのデータを読出してチェックすること
が行なわれていた。
第４図はROM読出しテスト回路の従来例のブロック図で
ある。
ある。
ROMの読出しテストであることを示すROMテスト信号22が
ROMテスト信号生成回路28で生成され、この信号を受け
て命令制御回路27は通常動作を停止してROM24の読出し
テスト状態となる。ROMアドレス生成回路25は、ROMテス
ト信号22を受けて、ROM24のアドレスを０から＋１ずつ
増加させる。ROMアドレス生成回路25の出力でアドレス
されたROM24のデータは読出されてROMデータ読出しバッ
ファ26から内部データバス15に出力され、データバッフ
ァ11に入り、データバスバッファ11からLSI外に出力さ
れる。
ROMテスト信号生成回路28で生成され、この信号を受け
て命令制御回路27は通常動作を停止してROM24の読出し
テスト状態となる。ROMアドレス生成回路25は、ROMテス
ト信号22を受けて、ROM24のアドレスを０から＋１ずつ
増加させる。ROMアドレス生成回路25の出力でアドレス
されたROM24のデータは読出されてROMデータ読出しバッ
ファ26から内部データバス15に出力され、データバッフ
ァ11に入り、データバスバッファ11からLSI外に出力さ
れる。
上述した従来のROM読出しテスト回路は、内蔵ROMが一個
の場礎にはテスト効率の問題はないが、内蔵ROMが複数
個ある場合は所望のROMをアドレスしてそのアドレスに
対してプリチャージし、ROMからデータを読出し、内部
バスを介してデータバスバッファへデータを送り、さら
にデータバスバッファからLSIの外部へのデータを転送
する動作を各々のROMの各々のアドレスに対して順次行
なうため、ROMの読出しテストの時間が長くなるという
欠点がある。この傾向は最近のマイクロプロセッサのよ
うに、命令格納用のROMや、演算に際しての定数を格納
するROM等、複数のROMが１つのLSI内に内蔵される場合
には、内蔵するROMの数が増加する程、増大する。
の場礎にはテスト効率の問題はないが、内蔵ROMが複数
個ある場合は所望のROMをアドレスしてそのアドレスに
対してプリチャージし、ROMからデータを読出し、内部
バスを介してデータバスバッファへデータを送り、さら
にデータバスバッファからLSIの外部へのデータを転送
する動作を各々のROMの各々のアドレスに対して順次行
なうため、ROMの読出しテストの時間が長くなるという
欠点がある。この傾向は最近のマイクロプロセッサのよ
うに、命令格納用のROMや、演算に際しての定数を格納
するROM等、複数のROMが１つのLSI内に内蔵される場合
には、内蔵するROMの数が増加する程、増大する。
本発明の第１のROM読出しテスト回路は、 ROM毎に設けられ、ROMテスト信号を入力するとリセット
され、先頭アドレスから所定の同一のタイミングでイン
クリメントしたアドレス信号を当該ROMに出力するROMア
ドレス生成回路と、 ROM毎に設けられ、当該ROMから読出されたデータを保持
し、データバスに出力するROMデータ読出しバッファ
と、 ROMデータ読出しバッファに保持されている同一アドレ
スの各ROMのデータを読出すROMテスト読出し信号を各RO
Mデータ読出しバッファに出力するROMテスト読出し信号
生成回路と、 前記ROMデータ読出しバッファを選択する選択制御信号
をそれぞれのROMデータ読出しバッファに出力するROMテ
ストアドレス生成回路と、 ROM読出しテスト時、ROMテスト信号を外部回路、ROMア
ドレス生成回路、ROMデータ読出しバッファ、ROMテスト
読出し信号生成回路、ROMテストアドレス生成回路に出
力して、外部回路による前記ROMへのアクセスを禁止し
てROMデータ読出しバッファ、ROMテスト読出し信号生成
回路およびROMテストアドレス生成回路をイネーブルに
するROMテスト信号生成回路とを有する。
され、先頭アドレスから所定の同一のタイミングでイン
クリメントしたアドレス信号を当該ROMに出力するROMア
ドレス生成回路と、 ROM毎に設けられ、当該ROMから読出されたデータを保持
し、データバスに出力するROMデータ読出しバッファ
と、 ROMデータ読出しバッファに保持されている同一アドレ
スの各ROMのデータを読出すROMテスト読出し信号を各RO
Mデータ読出しバッファに出力するROMテスト読出し信号
生成回路と、 前記ROMデータ読出しバッファを選択する選択制御信号
をそれぞれのROMデータ読出しバッファに出力するROMテ
ストアドレス生成回路と、 ROM読出しテスト時、ROMテスト信号を外部回路、ROMア
ドレス生成回路、ROMデータ読出しバッファ、ROMテスト
読出し信号生成回路、ROMテストアドレス生成回路に出
力して、外部回路による前記ROMへのアクセスを禁止し
てROMデータ読出しバッファ、ROMテスト読出し信号生成
回路およびROMテストアドレス生成回路をイネーブルに
するROMテスト信号生成回路とを有する。
本発明の第２のROM読出しテスト回路は、複数のROMが複
合した複合ROMのそれぞれのROMに共通に設けられ、ROM
テスト信号を入力すると、リセットされすべてのROMに
同時に同一アドレスを与えるROMアドレス生成回路と、 ROMテスト読出し信号を選択信号として入力し、それぞ
れのROMから並列に読出されたデータを選択し、ROM毎の
データを出力するROMデータ切換回路と、 ROMデータ切換回路の出力を入力して保持し、ROMテスト
読出し信号を入力すると保持データをデータバスに出力
するROMデータ読出しバッファと、 ROMデータ読出バッファに保持されているデータを読出
すROMテスト読出し信号をROMデータ読出しバッファとRO
Mデータ切換回路に出力するROMテスト読出し信号生成回
路と、 ROMテスト信号を外部回路、ROMアドレス生成回路、ROM
データ読出しバッファ、ROMテスト読出し信号生成回路
に出力して、外部回路による該ROMへのアクセスを禁止
し、ROMデータ読出しバッファ、ROMテスト読出し信号生
成回路をイネーブルにするROMテスト信号生成回路を有
する。
合した複合ROMのそれぞれのROMに共通に設けられ、ROM
テスト信号を入力すると、リセットされすべてのROMに
同時に同一アドレスを与えるROMアドレス生成回路と、 ROMテスト読出し信号を選択信号として入力し、それぞ
れのROMから並列に読出されたデータを選択し、ROM毎の
データを出力するROMデータ切換回路と、 ROMデータ切換回路の出力を入力して保持し、ROMテスト
読出し信号を入力すると保持データをデータバスに出力
するROMデータ読出しバッファと、 ROMデータ読出バッファに保持されているデータを読出
すROMテスト読出し信号をROMデータ読出しバッファとRO
Mデータ切換回路に出力するROMテスト読出し信号生成回
路と、 ROMテスト信号を外部回路、ROMアドレス生成回路、ROM
データ読出しバッファ、ROMテスト読出し信号生成回路
に出力して、外部回路による該ROMへのアクセスを禁止
し、ROMデータ読出しバッファ、ROMテスト読出し信号生
成回路をイネーブルにするROMテスト信号生成回路を有
する。
第１のROM読出しテスト回路は、複数のROMアドレス生成
回路を同時に動作させて複数のROMのそれぞれから同時
にデータを読出してそれぞれのROMデータ読出しバッフ
ァに保持した後、ROMデータ読出しバッファを順次に選
択して、データを内部データバス上に出力する。
回路を同時に動作させて複数のROMのそれぞれから同時
にデータを読出してそれぞれのROMデータ読出しバッフ
ァに保持した後、ROMデータ読出しバッファを順次に選
択して、データを内部データバス上に出力する。
また、第２のROM読出しテスト回路はROMアドレス生成回
路を動作させて、複合ROMを構成している複数のROMのそ
れぞれから同時に読出されたデータをROMデータ切換回
路によって選択して、ROMデータ読出しバッファを介し
てデータを内部データバス上に出力する。
路を動作させて、複合ROMを構成している複数のROMのそ
れぞれから同時に読出されたデータをROMデータ切換回
路によって選択して、ROMデータ読出しバッファを介し
てデータを内部データバス上に出力する。
このように、複数のROMを同時に読出すことにより、ROM
の読出しテスト時間を短縮することができる。
の読出しテスト時間を短縮することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のROM読出しテスト回路の第１の実施例
のブロック図、第２図は第１図の回路の動作を示すタイ
ミングチャートである。
のブロック図、第２図は第１図の回路の動作を示すタイ
ミングチャートである。
ROMアドレス生成回路2,5はROMテスト信号12を入力する
とリセットされ、先頭アドレスから所定の同一タイミン
グでインクリメントしたアドレス信号をそれぞれROM1,4
に出力しROMデータ読出しバッファ3,6はそれぞれROM1,4
から読出されたデータを保持する。ROMテストアドレス
生成回路10はROMテストアドレス信号14を生成し、ROMデ
ータ読出しバッファ3,6のいずれかを順次に選択して内
部データバス15上に保持データを読出し、データバスバ
ッファ11を介してLSI外部に出力させる。ROMテスト読出
し信号生成回路９はROMテスト読出し信号13を生成し
て、ROMデータ読出しバッファ3,6を読出し制御する。RO
Mテスト信号生成回路８はROMテスト信号12を生成し、命
令制御回路７の通常動作を停止させるとともに、ROMデ
ータ読出しバッファ3,6,ROMテスト読出し信号生成回路
９およびROMテストアドレス生成回路10をイネーブルに
する。
とリセットされ、先頭アドレスから所定の同一タイミン
グでインクリメントしたアドレス信号をそれぞれROM1,4
に出力しROMデータ読出しバッファ3,6はそれぞれROM1,4
から読出されたデータを保持する。ROMテストアドレス
生成回路10はROMテストアドレス信号14を生成し、ROMデ
ータ読出しバッファ3,6のいずれかを順次に選択して内
部データバス15上に保持データを読出し、データバスバ
ッファ11を介してLSI外部に出力させる。ROMテスト読出
し信号生成回路９はROMテスト読出し信号13を生成し
て、ROMデータ読出しバッファ3,6を読出し制御する。RO
Mテスト信号生成回路８はROMテスト信号12を生成し、命
令制御回路７の通常動作を停止させるとともに、ROMデ
ータ読出しバッファ3,6,ROMテスト読出し信号生成回路
９およびROMテストアドレス生成回路10をイネーブルに
する。
次に、本実施例の動作について説明する。
ROMテスト信号生成回路８から出力されたROMテスト信号
12が時刻t0に“1"となると、ROMデータ読出しテスト状
態になる。ROMアドレス生成回路２および５は、通常は
独立に動作しているが、テスト状態に入った瞬間t0に
“0"にリセットされ、以後同一タイミングでインクリメ
ントされる。このようなROMアドレス生成回路２および
５によりアドレスされたROM1および４は、プリチャージ
（プリチャージ期間Tp）の後アドレス０のデータが同時
に読出され、各々ROMデータ読出しバッファ３と６に保
持される。次に、ROMテストアドレス生成回路10からのR
OMテストアドレス信号14により、ROMデータ読出しバッ
ファ３および６が交互に選択され、ROMテスト読出し信
号生成回路９からROMテスト読出し信号13が順次出力さ
れると、ROMデータ読出しバッファ3,6に保持されたROM
1,4のデータは、ROMテスト読出し信号13のアップエッジ
のタイミングt1,t2,…,t5,…で内部データバス15を介し
てデータバスバッファ11内に、ROM1のアドレス０のデー
タ、次にROM4のアドレス０のデータ、さらにROM1のアド
レス１のデータ、ROM4のアドレス１のデータ…の順に順
次保持され、LSI外部へ出力される。
12が時刻t0に“1"となると、ROMデータ読出しテスト状
態になる。ROMアドレス生成回路２および５は、通常は
独立に動作しているが、テスト状態に入った瞬間t0に
“0"にリセットされ、以後同一タイミングでインクリメ
ントされる。このようなROMアドレス生成回路２および
５によりアドレスされたROM1および４は、プリチャージ
（プリチャージ期間Tp）の後アドレス０のデータが同時
に読出され、各々ROMデータ読出しバッファ３と６に保
持される。次に、ROMテストアドレス生成回路10からのR
OMテストアドレス信号14により、ROMデータ読出しバッ
ファ３および６が交互に選択され、ROMテスト読出し信
号生成回路９からROMテスト読出し信号13が順次出力さ
れると、ROMデータ読出しバッファ3,6に保持されたROM
1,4のデータは、ROMテスト読出し信号13のアップエッジ
のタイミングt1,t2,…,t5,…で内部データバス15を介し
てデータバスバッファ11内に、ROM1のアドレス０のデー
タ、次にROM4のアドレス０のデータ、さらにROM1のアド
レス１のデータ、ROM4のアドレス１のデータ…の順に順
次保持され、LSI外部へ出力される。
第３図は本発明のROMの読出しテスト回路の第２の実施
例のブロック図である。
例のブロック図である。
本実施例はROM161および162から成る複合ROM16の読出し
テスト回路である。ROM161および162は異なるデータを
保持しているが、その容量が小さく、それぞれのROM1
61.162に比べて周辺制御回路の面積が大きくなるため、
この２つのROM161,162を１つの複合ROM16にして、周辺
制御回路を共通にしている。ROMアドレス生成回路17はR
OMテスト信号12を入力するとリセットされ、所定の同一
のタイミングでインクリメントするアドレス信号を複合
ROM16に出力して、ROM161およびROM162から並列にデー
タを読出す。読出されたデータはROMデータ切換回路18
によってROMテスト読出し信号のタイミングで選択され
たROMデータ読出しバッファ19に保持される。ROMデータ
読出しバッファ19は、ROMテスト読出し信号生成回路９
から出力されるROMテスト読出し信号13によって読出し
制御され、ROMテストアドレス生成回路10によってチッ
プセレクトされて、保持データは内部データバス15上に
読出される。
テスト回路である。ROM161および162は異なるデータを
保持しているが、その容量が小さく、それぞれのROM1
61.162に比べて周辺制御回路の面積が大きくなるため、
この２つのROM161,162を１つの複合ROM16にして、周辺
制御回路を共通にしている。ROMアドレス生成回路17はR
OMテスト信号12を入力するとリセットされ、所定の同一
のタイミングでインクリメントするアドレス信号を複合
ROM16に出力して、ROM161およびROM162から並列にデー
タを読出す。読出されたデータはROMデータ切換回路18
によってROMテスト読出し信号のタイミングで選択され
たROMデータ読出しバッファ19に保持される。ROMデータ
読出しバッファ19は、ROMテスト読出し信号生成回路９
から出力されるROMテスト読出し信号13によって読出し
制御され、ROMテストアドレス生成回路10によってチッ
プセレクトされて、保持データは内部データバス15上に
読出される。
なお、第１および第２の実施例では、ROMが２つある場
合を示したが、ROMの数が多くなればなる程、ROMから並
列に同時にデータを読出すことによって生ずるテスト時
間短縮の効果が大きくなることは明らかである。また、
ROMテスト読出し信号13とROMテストアドレス信号14はテ
スト時以外で使用するROMの読出し信号およびROMアドレ
ス信号の信号線と共用することにより、配線を減らすこ
とが可能である。
合を示したが、ROMの数が多くなればなる程、ROMから並
列に同時にデータを読出すことによって生ずるテスト時
間短縮の効果が大きくなることは明らかである。また、
ROMテスト読出し信号13とROMテストアドレス信号14はテ
スト時以外で使用するROMの読出し信号およびROMアドレ
ス信号の信号線と共用することにより、配線を減らすこ
とが可能である。
以上説明したように本発明は、複数のROMから並列にデ
ータを読出し、その並列に読出されたそれぞれのデータ
を選択して内部データバス上に出力させることにより、
多数のROMの読出しテスト時間を短縮できる効果があ
る。
ータを読出し、その並列に読出されたそれぞれのデータ
を選択して内部データバス上に出力させることにより、
多数のROMの読出しテスト時間を短縮できる効果があ
る。
第１図および第３図はそれぞれ本発明のROM読出しテス
ト回路の第１および第２の実施例のブロック図、第２図
は第１図の回路の動作を示すタイミング図、第４図はRO
M読出しテスト回路の従来例のブロック図である。 1,4,161,162……ROM、 2,5,17……ROMアドレス生成回路、 3,6,19……ROMデータ読出しバッファ、 ７……命令制御回路、 ８……ROMテスト信号生成回路、 ９……ROMテスト読出し信号生成回路、 10……ROMテストアドレス生成回路、 11……データバスバッファ、 12……ROMテスト信号、 13……ROMテスト読出し信号、 14……ROMテストアドレス信号、 15……内部データバス、 16……複合ROM、 18……ROMデータ切換回路。
ト回路の第１および第２の実施例のブロック図、第２図
は第１図の回路の動作を示すタイミング図、第４図はRO
M読出しテスト回路の従来例のブロック図である。 1,4,161,162……ROM、 2,5,17……ROMアドレス生成回路、 3,6,19……ROMデータ読出しバッファ、 ７……命令制御回路、 ８……ROMテスト信号生成回路、 ９……ROMテスト読出し信号生成回路、 10……ROMテストアドレス生成回路、 11……データバスバッファ、 12……ROMテスト信号、 13……ROMテスト読出し信号、 14……ROMテストアドレス信号、 15……内部データバス、 16……複合ROM、 18……ROMデータ切換回路。
Claims (2)
- 【請求項１】ROM毎に設けられ、ROMテスト信号を入力す
るとリセットされ、先頭アドレスから所定の同一のタイ
ミングでインクリメントしたアドレス信号を当該ROMに
出力するROMアドレス生成回路と、 ROM毎に設けられ、当該ROMから読出されたデータを保持
し、データバスに出力するROMデータ読出しバッファ
と、 ROMデータ読出しバッファに保持されている同一アドレ
スの各ROMのデータを読出すROMテスト読出し信号を各RO
Mデータ読出しバッファに出力するROMテスト読出し信号
生成回路と、 前記ROMデータ読出しバッファを選択する選択制御信号
をそれぞれのROMデータ読出しバッファに出力するROMテ
ストアドレス生成回路と、 ROM読出しテスト時、ROMテスト信号を外部回路、ROMア
ドレス生成回路、ROMデータ読出しバッファ、ROMテスト
読出し信号生成回路、ROMテストアドレス生成回路に出
力して、外部回路による前記ROMへのアクセスを禁止し
てROMデータ読出しバッファ、ROMテスト読出し信号生成
回路およびROMテストアドレス生成回路をイネーブルに
するROMテスト信号生成回路とを有するROM読出しテスト
回路。 - 【請求項２】複数のROMが複合した複合ROMのそれぞれの
ROMに共通に設けられ、ROMテスト信号を入力するとリセ
ットされ、すべてのROMに同時に同一アドレスを与えるR
OMアドレス生成回路と、 ROMテスト読出し信号を選択信号として入力し、それぞ
れのROMから並列に読出されたデータを選択し、ROM毎の
データを出力するROMデータ切換回路と、 ROMデータ切換回路の出力を入力して保持し、ROMテスト
読出し信号を入力すると保持データをデータバスに出力
するROMデータ読出しバッファと、 前記ROMデータ読出しバッファに保持されているデータ
を読出すROMテスト読出し信号をROMデータ読出しバッフ
ァとROMデータ切換回路に出力するROMテスト読出し信号
生成回路と、 ROMテスト信号を外部回路、ROMアドレス生成回路、ROM
データ読出しバッファ、ROMテスト読出し信号生成回路
に出力して、外部回路による該ROMへのアクセスを禁止
し、ROMデータ読出しバッファ、ROMテスト読出し信号生
成回路をイネーブルにするROMテスト信号生成回路を有
するROM読出しテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12478087A JPH0668920B2 (ja) | 1987-05-20 | 1987-05-20 | Ｒｏｍ読出しテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12478087A JPH0668920B2 (ja) | 1987-05-20 | 1987-05-20 | Ｒｏｍ読出しテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63288500A JPS63288500A (ja) | 1988-11-25 |
| JPH0668920B2 true JPH0668920B2 (ja) | 1994-08-31 |
Family
ID=14893931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12478087A Expired - Fee Related JPH0668920B2 (ja) | 1987-05-20 | 1987-05-20 | Ｒｏｍ読出しテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668920B2 (ja) |
-
1987
- 1987-05-20 JP JP12478087A patent/JPH0668920B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63288500A (ja) | 1988-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5832251A (en) | Emulation device | |
| JPH0676566A (ja) | 半導体メモリ装置 | |
| JPS5943786B2 (ja) | 記憶装置のアクセス方式 | |
| KR19980086729A (ko) | 복수어드레스 유지기억장치 | |
| JP3108080B2 (ja) | アクセス制御回路装置 | |
| JPS6242306B2 (ja) | ||
| JP2618223B2 (ja) | シングルチツプマイクロコンピユータ | |
| JPH0668920B2 (ja) | Ｒｏｍ読出しテスト回路 | |
| JPS6361697B2 (ja) | ||
| JP2537526B2 (ja) | マルチプロセッサシステム | |
| JP2580999B2 (ja) | Ｄｍａコントローラ | |
| EP0359192A2 (en) | Vector processors and vector register control | |
| JPS59151371A (ja) | 半導体メモリ素子 | |
| JPS633392B2 (ja) | ||
| JPS6014435B2 (ja) | 記憶装置 | |
| JPS60134956A (ja) | 情報処理システム | |
| JP2716284B2 (ja) | 半導体集積回路 | |
| JP2912090B2 (ja) | タイムスロットインタチェンジ回路 | |
| JPH03214275A (ja) | 半導体集積回路 | |
| JPS6126104B2 (ja) | ||
| JPH0467661B2 (ja) | ||
| JP2878160B2 (ja) | 競合調停装置 | |
| JP2550964B2 (ja) | 記憶アクセス制御方式 | |
| JPH0520253A (ja) | データ処理装置 | |
| JPS6348688A (ja) | メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |