JPH03177951A - データ幅拡張方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ幅拡張方法に関し、さらに詳しくは
、任意のアドレスのデータ幅を拡張することができるデ
ータ幅拡張方法に関する。

［従来の技術］ コンピュータを用いたシステムでは、デバイスに各々ア
ドレスを割り当て、そのアドレスにデーｈｔ−ｌＩ？曳
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県的である。

ＣＰＵからのデータ幅が例えば１６ビツトである場合、
各デバイスは１６個のフラグより制御されることになる
。

デバイスの制御に、例えば、２４個のフラグを要する場
合は、そのデバイスに２つのアドレスを割り当てる。こ
うすれば、データは１６ビツト×２＝３２ビツトとなり
、２４個のフラグを用意できることとなる。

［発明が解決しようとする課題］ 上記のように、１つのデバイスに２以上のアドレスを割
り当てれば、そのデバイスの制御用のデータ幅を必要な
だけ拡張することが出来る。

しかし、既にアドレスを割り当てであるデバイスの機能
を拡張したためにデータ幅を拡張したい場合のように１
つのデバイスに２以上のアドレスを割り当てることが困
難な場合には、上記従来の技術では対応できない問題点
がある。

従って、この発明の目的は、１つのアドレスに）４ｒｉ
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ｈＦ？巨ワトス、−Ｊ−１）（できるデータ幅拡張方法
を提供することにある。

［課題を解決するための手段］ この発明のデータ幅拡張方法は、２以上のレジスタ手段
に同一アドレスを割り付けると共に、そのアドレスに対
応するデータの一部ビットにより前記２以上のレジスタ
手段の一つを選択するようにして、前記アドレスに対応
して前記レジスタ手段に保持させるデータの有効幅を拡
張することを具備したことを構成上の特徴とするもので
ある。

上記構成において、レジスタ手段とは、データを保持し
得る手段を意味し、インタフェースや周辺装置が内蔵す
るレジスタやバッファ、メモリや。

データストレージを含むものである。

［作用］ この発明のデータ幅拡張方法では、１つのアドレスに２
以上のレジスタ手段を割り付け、それらのレジスタ手段
の選択を、データの一部ビットを用いて行うようにして
いる。

そこで、レジスタ手段の選択のための一部ビットを変更
しつつ、同一アドレスに、レジスタ手段の数の回数だけ
データを書き込めば、必要な有効幅のデータを前記レジ
スタ手段に保持させることが出来る。

すなわち、任意のアドレスのデータ幅を拡張できるよう
になる。

［実施例］ 以下、図に示す実施例に基づいてこの発明をさらに詳し
く説明する。なお、これによりこの発明が限定されるも
のではない。

第１図は、この発明のデータ幅拡張方法を実施するスレ
イブボード１を示すものであり、アドレスバス、データ
バスおよび制御信号と確定信号を含むコントロールバス
によりＣＰＵに接続される。

アドレスデコーダ２は、このスレイブボード１に割り付
けられた特定のアドレスを検出し、「１」を、アンドゲ
ート５および６に出力する。

データバッファ３は、データバスの幅と同じサイズのバ
ッファであり、例えばデータバスの幅が１６ビツトなら
ば１６ビツトのバッファである。

その第１６ビツトは、前記アンドゲート５に人力される
と共に、インバータ７を介して前記アンドゲート６に入
力されている。第１ビツト〜第１５ビツトは、Ｈレジス
タ８およびＬレジスタ９に人力されている。

アンドゲート５の出力信号は、Ｌレジスタ９へのラッチ
信号となっている。また、アンドゲート６の出力信号は
、Ｈレジスタ８へのラッチ信号となっている。

制御回路４は、ＣＰＵからの制御信号を受けて、前記ア
ドレスデコーダ２およびデータバッファ３の作動のタイ
ミングを制御すると共に、ＣＰＵに確定信号を返す。

次に、第２図を参照して、上記スレイブボード１の作動
を説明する。

まず、ＣＰＵは、第２図の左側に示すように、第１６ビ
ツトをｒＯＪとし、第１ビツト〜第９ビツトに実効デー
タを入れたデータを作成し、このデータと、スレイブボ
ードｌのアドレスと、制御信号とを出力する。

又レイブボード１のアドレスデコーダ２は自己のアドレ
スをデコードし、「１」を出力する。

データバッファ３は、第２図の左側のデータを読み込む
が、その第１６ビツトは「０」であるため、アンドゲー
ト５はクローズ、アンドゲート６はオーブンとなり、Ｌ
レジスタ９にはラッチ信号が入力されず、Ｈレジスタ８
にはラッチ信号が入力される。

このため、データバッファ３の第１ビツト〜第９ビツト
の実効データは、Ｈレジスタ８にのみ保持される。

制御回路４は、上記作動が完了すると、確定信号をＣＰ
Ｕへ返す。

次に、ＣＰＵは、第２図の右側に示すように、第１６ビ
ツト目を「１」とし、第１ビツト〜第１５ビツトに実効
データを入れたデータを作成し、そのデータと、スレイ
ブボード１のアドレスと。

制御信号とを出力する。

アドレスデコーダ２は、自己のアドレスをデコードし、
「１」を出力する。

データバッファ３は、第２図の右側のデータを保持する
が、第１６ビツトが「１」であるため、アンドゲート５
がオーブン、アンドゲート６はクローズとなり、Ｌレジ
スタ９にはラッチ信号が人力され、Ｈレジスタ８にはラ
ッチ信号が人力されない。

このため、データバッファ３の第１ビツト〜第１５ビツ
トの実効データは、Ｌレジスタ９にのみ保持される。

上記作動が完了すると、制御回路４は、確定信号をＣＰ
Ｕに返す。

この時点では、Ｈレジスタ８に９ビツトの実効データが
保持され、Ｌレジスタ９には１５ビツトの実効データが
保持されているから、合計２４ビツトのデータが保持さ
れたことになる。

かくして、このスレイブボード１は２４ビツトのデータ
幅を持つことになる。

次に、第３図は、この発明のデータ幅拡張方法を実施す
る他のスレイブボード１１を示すものである。

上記スレイブボード１と異なる点は、アンドゲート６お
よびインバータ７が省略されている点である。

このスレイブボード１１では、データの第１６ビツトを
ｒＯＪとすれば、Ｈレジスタ８だけを選択することがで
き、第１６ビツトを「１」とすれば、Ｈレジスタ８およ
びＬレジスタ９の両方を選択することが出来る。そこで
、両レジスタ８．９を書き換えたいときは、第２図の右
側のデータを先に出力し、次に第２図の左側のデータを
出力するようにする。すると、第２図の右側の実効デー
タがＨレジスタ８およびＬレジスタ９に書き込まれ、次
に、第２図の左側の実効データがＨレジスタ８にだけ書
き込まれるから、結局、２４ビツトの実効データを書き
込むことが出来る。

以上の実施例では、第１６ビツトを利用してＨレジスタ
８とＬレジスタ９の選択を行ったが、第４図に示すよう
に、未使用のビットが第７ビツトにあるとき、これをレ
ジスタ選択用のビットに利用してもよい。

［発明の効果］ この発明のデータ幅拡張方法によれば、任意のアドレス
のデータ幅を必要なだけ拡張できるようになる。

従って、例えば空きアドレスがなくて２以上のアドレス
を割り付けられない場合でも、必要なアドレスのデータ
幅を拡張できるようになる。このため、既存のシステム
のデバイスの機能拡張などに対して非常に有用となる。

【図面の簡単な説明】 第１図はこの発明のデータ幅拡張方法を実施するスレイ
ブボードの要部ブロック図、第２図は第１図に示すスレ
イブボードの作動を説明するための概念図、第３図はこ
の発明のデータ幅拡張方法を実施する他のスレイブボー
ドの要部ブロック図、第４図はデータの構造の例示図で
ある。 （符号の説明） １．１１・・・スレイブボード ２・・・アドレスデコーダ ３・・・データバッファ ４・・・制御回路 ６・・・アンドゲート ７・・・インバータ ８・・・Ｈレジスタ ９・・・Ｌレジスタ。

Claims (1)

【特許請求の範囲】
1. １、２以上のレジスタ手段に同一アドレスを割り付ける
   と共に、そのアドレスに対応するデータの一部ビットに
   より前記２以上のレジスタ手段の一つを選択するように
   して、前記アドレスに対応して前記レジスタ手段に保持
   させるデータの有効幅を拡張することを特徴とするデー
   タ幅拡張方法。