JPS62210497A

JPS62210497A - レジスタ拡張方法

Info

Publication number: JPS62210497A
Application number: JP61052596A
Authority: JP
Inventors: 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1986-03-12
Filing date: 1986-03-12
Publication date: 1987-09-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野１本発明は、既存の制御装置と互換性上維持しつつ、レジ
スタのビット数を増加することができるレジスタ拡張方
法に関する。

［従来の技術］第７図に、従来例におけるＣＲＴコントローラの内部ブ
ロック図の一部を示してあり、第８図に、その従来例に
おける内部レジスタの一例を示しである。

そして、従来の表示コントローラは、そのレジスタのビ
ット数が、第７図に示すレジスタＲＯ４の場合、たとえ
ば７ビツトであると、１〜１２８ラインしか指定できな
い、しかし、最近、表示袋この解像度が向上し、４ＫＸ
４にドツトの表示装置も考慮する必要が生じている。こ
の場合、１２ビツト必要となり、７ビツトから１２ビツ
トへと、そのレジスタのビット数を増加するという要請
が生じる。

この要請に応じるためには、既存のレジスタの最後のア
ドレスの後に、拡張レジスタのアドレスを割当てること
が考えられる。

しかし、この方法は、拡張レジスタのアドレスと、この
拡張レジスタに対応する既存のレジスタのアドレスとが
離れるので、ソフトウェア的に望ましくないという問題
がある。

一方、拡張レジスタのアドレスと、この拡張レジスタに
対応する既存のレジスタのアドレスとが、＃れないよう
にするには、既存のレジスタのうちで拡張すべきレジス
タの次に、拡張レジスタのアドレスを割当てることが考
えられる。

しかし、このようにすると、拡張レジスタに後続するレ
ジスタのアドレスがずれる（つまり、従来のアドレスと
変る）、シたがって、既存の制御装置との互換性を維持
することができないという問題がある。

［発明の目的］本発明は、上記事情に着目してなされたもので、既存の
制御装置と互換性を維持しつつ、゛レジスタのビット数
を増加することができるレジスタ拡張方法を提供するこ
とを目的とするものである。

［発明の概要］本発明は、既存の制御装置と互換性を維持しつつ、レジ
スタのビット数を増加することができるようにするため
に、既存のレジスタのアドレスと異なるアドレスを拡張
レジスタに割当て、レジスタアクセスに伴なって、１回
のアドレス設定で、上記既存のレジスタと上記拡張レジ
スタとを交互にアクセスすることによって、連続レジス
タとして扱うことができる。

［発明の実施例］第１図は、本発明の一実施例を示すブロック図である。

まず、既存レジスタの中で、拡張されるレジスタのうち
の１つを第２レジスタとし、これを拡張するレジスタを
第２レジスタとする。また、本発明に関連するＣＲＴコ
ントローラの内部ブロック図は、第７図に示すものと同
じである。

第２レジスタ１０は、第６図に示す内部レジスタのうち
の１つであり、そのレジスタアドレスはＲＯ４である。

また、この第２レジスタｌＯは、８ビツトを出力し、そ
の最上ビットであるビット７は、ＡＮＤ回路３０におい
て拡張モードフラグＥＸＴＭとＡＮＤがトラレル。

第２レジスタ２０は、拡張すべきレジスタの１つであり
、そのレジスタアドレスはＲ８４であり、ビット１１〜
ビツト８の４ビツトを出力する。また、第２レジスタ２
０は、拡張モードフラグＥＸＴＭがｒＱＪの場合には、
レジスタ内容がクリアされ、ビット１１〜８が総て「０
」になる、一方、第２レジスタ２０は、拡張モードフラ
グＥＸＴＭがｒｌＪである場合には、レジスタ２０の内
容がクリアされず、レジスタが拡張される。

ラインカウンタ４０は、ライン数を検出し、その結果を
、１２ビツトで出力するものである。

５ンパレータ５０は、レジスタ１０とレジスタ２０との
合成出力と、ラインカウンタ４０の出力とを比較するも
のである。

第２図は、第１図に示した拡張モードフラグＥＸＴＭを
発生させる拡張モードフリップフロップの具体例を示す
図である。

ＡＮＤ回路６２は、拡ＩモードレジスタＲ２０の出力信
号と、ＣＳ（チップセレクト信号）と、ＲＳ（レジスタ
セレクト信号）とのＡＮＤをとるＡＮＤ回路である。

フリップフロップ６１は、ＡＮＤ回路２０が「１」を出
力したときにおけるＤＯのデータをセットするフリップ
プロップ（拡張モードフラグＥＸＴＭ）である。

第３図は、上記実施例におけるアドレスレジス夕とデコ
ーダとを示す具体例である。

アドレスデコーダ８２は、アドレスレジスタ８１と７０
とからの値を入力し、第６図に示すレジスタ番号ＲＯ−
Ｒ１７、Ｒ２０、Ｒ８４、Ｒ８６、Ｒ８７をセレクトす
るものである。

第４図は、アドレスレジスタ７０の具体例を示す図であ
る。

第５図は、上記実施例において、ＤＯ−Ｄ７、ＲＳ、Ｃ
３，ＡＲＯ−Ａｌ１の関係を示すタイムチャートである
。

各レジスタへのデータセットも、第５図に示す場合と同
様のタイミングで行なわれる。

第６図は、上記実施例における内部レジスタを示す図で
ある。

この第６図において、コントローラ内部におけるレジス
タの内容と、そのレジスタアドレスとを示しである。

次に、上記実施例の動作について説明する。

まず、上記ＲＳがｒＯＪのときにアドレスレジスタを選
択し、そのＲ５がｒｌＪのときにはデータレジスタを選
択する。そして、Ｒ５が「０」のときに上記Ｃ８が発生
すると、フリップフロップ７３がＤ７の値をセットする
。

また、Ｒ３を「Ｏ」にして、アドレスレジスタ７０．８
１に「０４」を書くと、レジスタＲＯ４がセレクトされ
る。このときにＡｌ１が所定の値になる（「０」になる
）、そして、レジスタＲＯ４がセレクトされているとき
に、Ｒ３をｒｌＪにして、レジスタアクセスを実行する
と、レジスタ１０に所定データが書、込まれる。これと
同時に、Ｃ８が発生する。

つまり、Ｒ５を「１」にして、データレジスタをセレク
トし、レジスタをアクセスすると、Ｃ３が発生する。こ
れによって、フリップフロップ７３が反転する。すなわ
ち、Ａｌ１が反転する。

上記の場合、レジスタＲ８４がセレクトされる。

そして１次のレジスタアクセスによって、Ｃ８が発生し
、レジスタＲ８４にデータが書込まれ、Ａｌ１が再び反
転する。

したがって、Ｃ８が発生する度にＡｌ１が反転する。つ
まり、レジスタアクセスする度に、Ａｌ１が反転する。

次に、拡張モードフテグＥＸＴＭがｒＱＪの場合につい
て説明する。

従来モードで実行するとき（拡張モードでないとき）に
、ＣＰＵがＤＯを「０」にし、レジスタＲ２０へ書込む
、これによって、ＡＮＤ回路６２の出力の立ち下り時に
、ＤＯ（＝　ｒｏＪ　）がフリップフロップ６１にセッ
トされる。つまり、拡張モードフラグＥＸＴＭが「０」
になる。

このように拡張モードフラグＥＸＴＭが「０」になると
、第２レジスタ２０がクリアされる。したがって、第２
レジスタ２０のビット１１〜８がｒＯＪになる。そして
、ＡＮＤ回路３０が「０」を出力する。したがって、こ
の場合、第８図に示す第１レジスタにおける、レジスタ
アドレスＲＯ４のデータビットの棚に示すように、レジ
スタアドレスＲＯ４は、ビット０〜６の７ビツトが出力
される。これは、レジスタが拡張されていない従来と同
じである。

一方、拡張モードを実行したいときに、ＣＰＵがＤＯを
「１」にし、レジスタＲ２０へ書込む。

これによって、ＡＮＤ回路６２の出力の立ち下り時に、
ＤＯ（＝「１」）がフリップフロップ６１にセットされ
る。つまり、拡張モードフラグＥＸＴＭがｒｌＪになる
。このように、拡張モードフラグＥＸＴＭがｒｌＪであ
る場合、第２レジスタ２０がクリアされない、したがっ
て、第２レジスタ２０のビット１１〜８がそのまま出力
され、ＡＮＤ＠路３ｏのゲートが開く、この場合、第６
図に示す内部レジスタにおけるレジスタアドレスＲＯ４
の８ビツトと、同じレジスタアドレスＲ８４の４ビツト
（ビット３〜０）の合計１２ビツトが有効になる。

なお、第６図において、斜線が付されているデータビッ
トは使っていないビットであり、丸印のデータビットは
、拡張モード（レジスタアクセスに伴なって、コントロ
ーラが、第１レジスタと第２レジスタとを交互にアクセ
スするモード）がオンｌのときに有効となり、拡張モー
ドがオフのときに無効となるビットである。また、レジ
スタアドレスＲ２０のビットＯである拡張モードフラグ
ＥＸＴＭが「ｌ」のときに拡張モードがオンであり、そ
れが「０」のときには拡張モードはオフである。

上記・のように、ＣＰＵがたとえば、アドレスレジスタ
７０．８１に「０４」をセットし、レジスタアクセスし
てレジスタＲＯ４に書込み、再びレジスタアクセスして
レジスタＲ８４に書込む、このときに、ＣＰＵによるア
ドレスセットが１回のみである。したがって、ＣＰＵか
ら見ると、レジスタＲＯ４と１８４とは、同じアドレス
の連続したレジスタとして見える。

上記説明は、レジスタアドレスＲＯ４を指定し、アクセ
スし、これに引続いてレジスタＲ８４をアクセスしたが
、コレとは逆に、レジスタアドレスＲ８４を指定し、ア
クセスし、これに引続いてレジスタＲＯ４をアクセスす
るようにしてもよい。

上記説明は、レジスタアドレスＲＯ４とＲ８４とについ
て説明したが、レジスタアドレスＲＯ６とＲ８６とにつ
いても同様であり、また、レジスタアドレスＲＯ７と１
８７とについても同様に説明することができる。

［発明の効果］本発明によれば、１２存の制御装置と互換性を維持しつ
つ、レジスタのビット数を増加することができるという
効果を有する。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図である。第２図は、上記実施例における拡張モードフラグを発生
させる回路の一例を示す図である。第３図は、上記実施例におけるアドレスレジスタとデコ
ーダとを示すブロック図である。第４図は２上記実施例におけるアドレスレジスタ７０の
具体例を示すブロック図である。第５図は、上記実施例におけるタイミング図である。第６図は、上記実施例における内部レジスタの一例を示
す図である。第７図は、従来例におけるＣＲＴコントローラの内部を
示すブロック図である。第８図は、従来例における内部レジスタの一例を示す図
である。１０・・・第２レジスタ、２０・・・第２レジスタ、ＥＸＴＭ・・・拡張モードフラグ。特許出願人　　株式会社アスキー手続補正書（方式）昭和６１年５月３０日

Claims

【特許請求の範囲】

（１）第１レジスタのアドレスと、このアドレスとは異
なるアドレスとを第２レジスタに割当て、レジスタアク
セスに伴なって、前記第１レジスタと前記第２レジスタ
とを交互にアクセスすることを特徴とするレジスタ拡張
方法。
（２）特許請求の範囲第１項において、前記第１レジスタ、前記第２レジスタのうち、先にアク
セスするレジスタを指定可能であることを特徴とするレ
ジスタ拡張方法。
（３）特許請求の範囲第１項において、前記第１レジスタと前記第２レジスタとの交互のアクセ
スは、前記レジスタアクセスに伴い、１回のアドレス設
定によって、前記２つのレジスタが交互にアクセスされ
るものであることを特徴とするレジスタ拡張方法。
（４）特許請求の範囲第１項において、前記第１レジスタと前記第２レジスタとの交互のアクセ
スは、所定フラグをセットしたときに実行され、前記所
定フラグをセットしないときには、従来モードが選択さ
れることを特徴とするレジスタ拡張方法。