JPH02292655A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH02292655A JPH02292655A JP11370389A JP11370389A JPH02292655A JP H02292655 A JPH02292655 A JP H02292655A JP 11370389 A JP11370389 A JP 11370389A JP 11370389 A JP11370389 A JP 11370389A JP H02292655 A JPH02292655 A JP H02292655A
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- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000006870 function Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007726 management method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データ処理装置に関し、複数かられるレジ
スタ群を備えてなるデータ処理装置に利用して有効な技
術に関するものである。
スタ群を備えてなるデータ処理装置に利用して有効な技
術に関するものである。
マイクロコンピュータの周辺ＬＳＩ（半導体集積回路装
置）においては、高機能化や汎用性を高くするため等に
複数からなるレジスタ群を持つ。
置）においては、高機能化や汎用性を高くするため等に
複数からなるレジスタ群を持つ。
このような周辺ＬＳＩの例としては、プログラマブルタ
イマモジュール（ＰＴＭ） 、フロッピーディスクコン
トーラ（ＦＤＣ）、ダイレクトメモリアクセスコントロ
ーラ（ＤＭＡＣ） 、ＣＲＴコントローラ（ＣＲＴＣ）
、ハードディスクコントローラ（Ｈ Ｄ Ｃ＞等がある
。なお、ハードディスクコントローラは、例えば雑誌『
インターフェイスＪＩｌ！［Ｌ８４、１９８４年５月発
行、頁２２８〜頁２３７により知られている。
イマモジュール（ＰＴＭ） 、フロッピーディスクコン
トーラ（ＦＤＣ）、ダイレクトメモリアクセスコントロ
ーラ（ＤＭＡＣ） 、ＣＲＴコントローラ（ＣＲＴＣ）
、ハードディスクコントローラ（Ｈ Ｄ Ｃ＞等がある
。なお、ハードディスクコントローラは、例えば雑誌『
インターフェイスＪＩｌ！［Ｌ８４、１９８４年５月発
行、頁２２８〜頁２３７により知られている。
上記のように多数からなるレジスタ群を備えた周辺ＬＳ
Ｉ等を動作させるためのソフトウエアの作成においては
、直接レジスタ（アドレスレジスタ》に対してデータを
設定すべき間接レジスタのアドレスを毎回設定しなけれ
ばならない。このため、レジスタの数が多くなるに従い
、そのデータ設定のためのプログラム及びサイクル数が
増大してしまうという問題が生じる。
Ｉ等を動作させるためのソフトウエアの作成においては
、直接レジスタ（アドレスレジスタ》に対してデータを
設定すべき間接レジスタのアドレスを毎回設定しなけれ
ばならない。このため、レジスタの数が多くなるに従い
、そのデータ設定のためのプログラム及びサイクル数が
増大してしまうという問題が生じる。
この発明の目的は、多数からなるレジスタへのデータ設
定を簡単にしたデータ処理装置を提供することにある。
定を簡単にしたデータ処理装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、複数からなるレジスタ群の中の１つのレジス
タを指定するアドレス信号を発生するアドレスレジスタ
を、上記レジスタに対するデータセットの検出信号によ
り自動的にインクリメントする機能を持たせる。
タを指定するアドレス信号を発生するアドレスレジスタ
を、上記レジスタに対するデータセットの検出信号によ
り自動的にインクリメントする機能を持たせる。
上記した手段によれば、連続したアドレスの複数からな
るレジスタ群へのデータ設定にするとき、先頭のレジス
タに対するアドレスを指定するだけで、残りのレジスタ
に対応したアドレス指定を省略できる。
るレジスタ群へのデータ設定にするとき、先頭のレジス
タに対するアドレスを指定するだけで、残りのレジスタ
に対応したアドレス指定を省略できる。
第１図には、この発明に係るデータ処理装置の要部一実
施例のブロック図が示されている。
施例のブロック図が示されている。
この実施例では、Ｍ個からなる複数のデータレジスタ（
間接レジスタ）ＤＴＲを備えている。これらのデータレ
ジスタＤＴＰは、インターフェイスＩ／Ｆを介してマイ
クロプロセッサＭＰＵのデータパスＤＢと接続される。
間接レジスタ）ＤＴＲを備えている。これらのデータレ
ジスタＤＴＰは、インターフェイスＩ／Ｆを介してマイ
クロプロセッサＭＰＵのデータパスＤＢと接続される。
上記データレジスタＤＴＰは、アドレスレジスタ（直接
レジスタ）ＡＲにセットされたアドレス信号によりその
中の１つが指定されて上記データパスＤＢを通した入力
された所望のデータが書き込まれる。上記レジスタ群の
中の１つのレジスタの指定は、上記アドレスレジスタＡ
Ｒのアドレス信号を受ける図示しないデコーダ回路と、
それにより形成される選択信号によりスイッチ制御され
るマルチブレクサ等の選択回路とにより行われる。
レジスタ）ＡＲにセットされたアドレス信号によりその
中の１つが指定されて上記データパスＤＢを通した入力
された所望のデータが書き込まれる。上記レジスタ群の
中の１つのレジスタの指定は、上記アドレスレジスタＡ
Ｒのアドレス信号を受ける図示しないデコーダ回路と、
それにより形成される選択信号によりスイッチ制御され
るマルチブレクサ等の選択回路とにより行われる。
上記アドレスレジスタＡＲは、インターフェイスＩ／Ｆ
を介してマイクロプロセッサＭＰＵのアドレスバスＡＢ
と接続される。この実施例のアドレスレジスタＡＲは、
計数動作を行う機能が付加される。すなわち、アドレス
レジスタＡＲは、カウンタ回路から構成される。このア
ドレスレジスタＡＲは、後述するようなゲート回路Ｇか
ら出力される信号Ｃ３ （＋１）により、＋１のイン
クリメント動作を行う。
を介してマイクロプロセッサＭＰＵのアドレスバスＡＢ
と接続される。この実施例のアドレスレジスタＡＲは、
計数動作を行う機能が付加される。すなわち、アドレス
レジスタＡＲは、カウンタ回路から構成される。このア
ドレスレジスタＡＲは、後述するようなゲート回路Ｇか
ら出力される信号Ｃ３ （＋１）により、＋１のイン
クリメント動作を行う。
データレジスタＤＴＲに対しては、データセット検出機
能が設けられる。すなわち、複数からなるレジスタ群の
うち、いずれかのレジスタにデータがセットされると、
検出信号Ｃ１が発生される．特に制限されないが、この
データセットの検出回路は、入力のデータパスＤＢに設
けらた信号変化検出回路から構成される。すなわち、入
力のデータパスＤＢのうち、いずれか１つでもレベルが
変化したとき、１ショットパルスＣ１を発生させる。
能が設けられる。すなわち、複数からなるレジスタ群の
うち、いずれかのレジスタにデータがセットされると、
検出信号Ｃ１が発生される．特に制限されないが、この
データセットの検出回路は、入力のデータパスＤＢに設
けらた信号変化検出回路から構成される。すなわち、入
力のデータパスＤＢのうち、いずれか１つでもレベルが
変化したとき、１ショットパルスＣ１を発生させる。
例えば、上記データパスＤＢの信号とその遅延信号とを
排他的論理和回路に供給する。この構成では、信号が変
化したとき、上記遅延信号の遅延時間に対応した不一致
信号が出力されるものである。
排他的論理和回路に供給する。この構成では、信号が変
化したとき、上記遅延信号の遅延時間に対応した不一致
信号が出力されるものである。
上記のようなデータセット検出信号Ｃ１は、上記アドレ
スレジスタＡＲをインクリメント（＋１）させる計数パ
ルスとして用いられる。
スレジスタＡＲをインクリメント（＋１）させる計数パ
ルスとして用いられる。
この実施例では、上記アドレスレジスタＡＲの計数動作
を選択的に有効／無効とするようにするため、制御レジ
スタＣＲが設けられる。この制御レジスタＣＲは、イン
ターフエイスＩ／Ｆを介してマイクロプロセッサＭＰＵ
のコントロールバスＣＢと接続される。特に制限されな
いが、この制御レジスタＣＲは、他の動作モードや制御
を行う制御レジスタＣＲのうちの特定の制御ビットと理
解されたい。
を選択的に有効／無効とするようにするため、制御レジ
スタＣＲが設けられる。この制御レジスタＣＲは、イン
ターフエイスＩ／Ｆを介してマイクロプロセッサＭＰＵ
のコントロールバスＣＢと接続される。特に制限されな
いが、この制御レジスタＣＲは、他の動作モードや制御
を行う制御レジスタＣＲのうちの特定の制御ビットと理
解されたい。
この制御ビットＣ２は、上記データセット検出信号Ｃ１
を選択的に伝えるゲート回路Ｇの制御信号とされる。す
なわち、制御ビットＣ２が論理′１”のときには、アン
ドゲート回路Ｇがゲートを開くので、上記データセット
検出信号ＣＩが発生する毎に、アドレスレジスタＡＲが
＋１のインクリメン［・動作を行うので、次のアドレス
が割り当てられてデータレジスタが自動的に指定される
。
を選択的に伝えるゲート回路Ｇの制御信号とされる。す
なわち、制御ビットＣ２が論理′１”のときには、アン
ドゲート回路Ｇがゲートを開くので、上記データセット
検出信号ＣＩが発生する毎に、アドレスレジスタＡＲが
＋１のインクリメン［・動作を行うので、次のアドレス
が割り当てられてデータレジスタが自動的に指定される
。
すなわち、第２図に示すように、先頭のデータレジスタ
ＲＮのアドレスＮをマイクロプロセッサＭＰＵ等からア
ドレスレジスタＡＲにセットする。
ＲＮのアドレスＮをマイクロプロセッサＭＰＵ等からア
ドレスレジスタＡＲにセットする。
すると、連続的なアドレスが割り当てられる残りのデー
タレジスタＲＮ＋１等に対しては、そのアドレスを従来
のように逐一設定することなく、上記データレジスタＲ
Ｎに対してデータをセットすると、アドレスレジスタＡ
Ｒの内容がＮ＋１にインクリメントされるので、次のデ
ータレジスタＮ＋１が自動的に指定される。以下、同様
に順次データレジスタが自動的に設定される。なお、こ
のような自動レジスタ設定動作のときには、マイクロプ
ロセッサＭＰＵ側からアドレスレジスタＡＲへのアドレ
ス指定が禁止される。言い換えるならば、アドレスレジ
スタＡＲは、アドレスバスＡＢから切り離されている。
タレジスタＲＮ＋１等に対しては、そのアドレスを従来
のように逐一設定することなく、上記データレジスタＲ
Ｎに対してデータをセットすると、アドレスレジスタＡ
Ｒの内容がＮ＋１にインクリメントされるので、次のデ
ータレジスタＮ＋１が自動的に指定される。以下、同様
に順次データレジスタが自動的に設定される。なお、こ
のような自動レジスタ設定動作のときには、マイクロプ
ロセッサＭＰＵ側からアドレスレジスタＡＲへのアドレ
ス指定が禁止される。言い換えるならば、アドレスレジ
スタＡＲは、アドレスバスＡＢから切り離されている。
制御ビットＣ２が論理１０′″のときには、アンドゲー
ト回路Ｇがゲートを閉じる。したがって、上記データセ
ント検出信号Ｃ１が発生してもアドレスレジスタＡＲは
＋１のインクリメント動作を行わない。言い換えるなら
ば、制御ビフｌ−Ｃ２を論理“０”にすると、上記自動
レジスタ設定動作が無効にされ、データレジスタＤＴＰ
の指定は、アドレスレジスタＡＲに対して逐一アドレス
信号をセットするという従来と同じレジスタ指定方式と
される。このようなレジスタ指定動作は、レジスタ群の
うち、アドレスが飛び飛びのレジスタに対して順にデー
タをセットする場合に用いられる。
ト回路Ｇがゲートを閉じる。したがって、上記データセ
ント検出信号Ｃ１が発生してもアドレスレジスタＡＲは
＋１のインクリメント動作を行わない。言い換えるなら
ば、制御ビフｌ−Ｃ２を論理“０”にすると、上記自動
レジスタ設定動作が無効にされ、データレジスタＤＴＰ
の指定は、アドレスレジスタＡＲに対して逐一アドレス
信号をセットするという従来と同じレジスタ指定方式と
される。このようなレジスタ指定動作は、レジスタ群の
うち、アドレスが飛び飛びのレジスタに対して順にデー
タをセットする場合に用いられる。
上記実施例は、特に制限されないが、ファイルデータプ
ロセッサ（以下、ＦＤＰという）に利用することができ
る。ＦＤＰは、外部のファイル管理ユニット （ファイ
ルマネージャー）より処理手順（コマンド列）を受け取
り、内部のメモリ （フォーマットメモリ）に蓄える。
ロセッサ（以下、ＦＤＰという）に利用することができ
る。ＦＤＰは、外部のファイル管理ユニット （ファイ
ルマネージャー）より処理手順（コマンド列）を受け取
り、内部のメモリ （フォーマットメモリ）に蓄える。
この後、ファイル管理ユニットより実行命令を受け取る
と処理を実行する。上記処理手順のコマンドやフォーマ
ットの指定のコマンドやデータ格納等の多数のレジスタ
が設けられる。それ故、上記ファイル管理ユニットやマ
イクロプロセッサ等からのレジスタ書き換えが簡単にな
るものある。
と処理を実行する。上記処理手順のコマンドやフォーマ
ットの指定のコマンドやデータ格納等の多数のレジスタ
が設けられる。それ故、上記ファイル管理ユニットやマ
イクロプロセッサ等からのレジスタ書き換えが簡単にな
るものある。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）複数からなるレジスタ群の中の１つのレジスタを
指定するアドレス信号を発生するアドレスレジスタを、
上記レジスタに対するデータセットの検出信号により自
動的にインクリメントする機能を持たせることより、連
続したアドレスの複数からなるレジスタ群へのデータ設
定にするとき、先頭のレジスタに対するアドレスを指定
するだけで、残りのレジスタに対応したアドレス指定を
省略できるという効果が得られる。
る。すなわち、 （１）複数からなるレジスタ群の中の１つのレジスタを
指定するアドレス信号を発生するアドレスレジスタを、
上記レジスタに対するデータセットの検出信号により自
動的にインクリメントする機能を持たせることより、連
続したアドレスの複数からなるレジスタ群へのデータ設
定にするとき、先頭のレジスタに対するアドレスを指定
するだけで、残りのレジスタに対応したアドレス指定を
省略できるという効果が得られる。
（２）上記（１）により、レジスタへのデータセントを
行うときのプログラム量及びサイクル数を減らすことが
できるという効果が得られる。
行うときのプログラム量及びサイクル数を減らすことが
できるという効果が得られる。
（３）制御レジスタを設けて、上記レジスタの自動指定
動作を選択的に行うようにすることによって、使い勝手
がよくなるという効果が得られる。
動作を選択的に行うようにすることによって、使い勝手
がよくなるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、データレジス
タへのデータセットを検出する手段は、上記信号変化検
出回路を用いるもの他、レジスタへの書き込み制御信号
やコマンドを利用するもの等種々の実施形態を採ること
ができる。上記マイクロプロセッサＭＰＵは、上記デー
タレジスタやアドレスレジスタ等と同一の半導体集積回
路に構成されるものであってもよい。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、データレジス
タへのデータセットを検出する手段は、上記信号変化検
出回路を用いるもの他、レジスタへの書き込み制御信号
やコマンドを利用するもの等種々の実施形態を採ること
ができる。上記マイクロプロセッサＭＰＵは、上記デー
タレジスタやアドレスレジスタ等と同一の半導体集積回
路に構成されるものであってもよい。
この場合、マイクロブロセソサＭＰＵは、いわゆる汎用
プロセッサの他、特殊プロセッサや特定機能専用プロセ
ッサであってもよい。制御レジスタＣＲは、フリップフ
ロップ回路やスイッチ回路等から構成されてもよい。上
記制御ビットによりアドレスレジスタの自動インクリメ
ント動作を選択的に行わせる回路は、上記のようなアン
ドゲート回路を用いるもの他種々の変形例を採ることが
できる。
プロセッサの他、特殊プロセッサや特定機能専用プロセ
ッサであってもよい。制御レジスタＣＲは、フリップフ
ロップ回路やスイッチ回路等から構成されてもよい。上
記制御ビットによりアドレスレジスタの自動インクリメ
ント動作を選択的に行わせる回路は、上記のようなアン
ドゲート回路を用いるもの他種々の変形例を採ることが
できる。
この発明は、前記のような周辺ＬＳＩの他、複数からな
るレジスタ群を備えた各種データ処理装置に広く利用で
きる。
るレジスタ群を備えた各種データ処理装置に広く利用で
きる。
本願において開示ざれる発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、複数からなるレジスタ群の中の１つのレジス
タを指定するアドレス信号を発生するアドレスレジスタ
を、上記レジスタに対するデータセットの検出信号によ
り自動的にインクリメントする機能を持たせることより
、連続したアドレスの複数からなるレジスタ群へのデー
タ設定にするとき、先頭のレジスタに対するアドレスを
指定するだけで残りのレジスタに対応したアドレス指定
を省略できる。
タを指定するアドレス信号を発生するアドレスレジスタ
を、上記レジスタに対するデータセットの検出信号によ
り自動的にインクリメントする機能を持たせることより
、連続したアドレスの複数からなるレジスタ群へのデー
タ設定にするとき、先頭のレジスタに対するアドレスを
指定するだけで残りのレジスタに対応したアドレス指定
を省略できる。
第１図は、この発明の一実施例を示す要部ブロック図、
第２図は、その動作を説明するためのレジスタ指定の概
念図である。 ＭＰＵ Ｉ／Ｆ・・マイクロプロセッサ用インターフ
エイス、ＤＴＰ（Ｒｌ〜ＲＭ） ・・データレジスタ
群、ＡＲ・・アドレスレジスタ、ＣＲ・・制御レジスタ
、ＡＢ・・アドレスバス、ＤＢ・・データパス、ＣＢ・
・制御バス、Ｇ・・アンドゲート回路。
念図である。 ＭＰＵ Ｉ／Ｆ・・マイクロプロセッサ用インターフ
エイス、ＤＴＰ（Ｒｌ〜ＲＭ） ・・データレジスタ
群、ＡＲ・・アドレスレジスタ、ＣＲ・・制御レジスタ
、ＡＢ・・アドレスバス、ＤＢ・・データパス、ＣＢ・
・制御バス、Ｇ・・アンドゲート回路。
Claims (1)
- 【特許請求の範囲】 １、複数からなるレジスタ群と、上記レジスタ群の中の
１つのレジスタを指定するアドレス信号を発生するアド
レスレジスタとを備え、上記レジスタへのデータセット
を検出する検出回路を設けるともとにその検出信号によ
り上記アドレスレジスタを自動的にインクリメントする
機能を持たせたことを特徴とするデータ処理装置。 ２、上記アドレスレジスタの自動インクリメント動作は
、特定の制御ビットにより有効／無効の制御が可能にさ
れるものであることを特徴とする特許請求の範囲第１項
記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11370389A JPH02292655A (ja) | 1989-05-08 | 1989-05-08 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11370389A JPH02292655A (ja) | 1989-05-08 | 1989-05-08 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02292655A true JPH02292655A (ja) | 1990-12-04 |
Family
ID=14619032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11370389A Pending JPH02292655A (ja) | 1989-05-08 | 1989-05-08 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02292655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8412902B2 (en) | 2008-12-25 | 2013-04-02 | Oki Semiconductor Co., Ltd. | Signal processor and signal processing system |
-
1989
- 1989-05-08 JP JP11370389A patent/JPH02292655A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8412902B2 (en) | 2008-12-25 | 2013-04-02 | Oki Semiconductor Co., Ltd. | Signal processor and signal processing system |
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