JP3467631B2 - ロジックｌｓｉ - Google Patents

ロジックｌｓｉ

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JP3467631B2 JP12529894A JP12529894A JP3467631B2 JP 3467631 B2 JP3467631 B2 JP 3467631B2 JP 12529894 A JP12529894 A JP 12529894A JP 12529894 A JP12529894 A JP 12529894A JP 3467631 B2 JP3467631 B2 JP 3467631B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】マイクロコンピュータ、シングル
チップ・マイコン、ディジタル信号処理プロセッサ（Ｄ
ＳＰ）等のロジックＬＳＩに関し、特に、クロック信号
を制御することにより低消費電力化と高速レスポンスと
を同時に可能としたロジックＬＳＩに関する。
【０００２】
【従来の技術】ロジックＬＳＩ、および、それを用いた
システムの消費電力を低減させるためには、ロジックＬ
ＳＩの動作周波数を制御することが有効である。
【０００３】組み込み制御用途等で用いられているシン
グルチップ・マイコン等では、ロジックＬＳＩの一部、
あるいは、チップ全体に供給しているクロック信号を、
ソフトウェア制御で停止させるスリープ機能が提供され
てきた。
【０００４】また、パーソナルコンピュータ等で用いら
れているマイクロプロセッサでは、システム全体の動作
周波数をソフトウェア（ＯＳ：オペレーティング・シス
テム）の指令によって動的に制御する機構が取り込まれ
始めている。
【０００５】また、特開昭６０−１５０１３７号公報に
は、マイクロコンピュータ内のアドレスバスをモニタ
し、優先度の低いプログラムの実行中は低速のクロック
信号をＣＰＵに供給する構成が開示されている。
【０００６】また、特開平３−２８６２１３号公報に
は、周波数の異なる複数のクロック信号を、命令による
指定により、チップ内の複数のモジュールに対し、それ
ぞれ選択的に供給する構成が開示されている。
【０００７】さらに、特開平３−１６８８１８号公報、
特開平３−２９６１１９号公報には、キーボード等の入
出力装置の動作を監視し、アイドルサイクルを検出した
場合には、クロック信号の動作周波数を下げ、消費電力
の軽減を図る構成が開示されている。
【０００８】
【発明が解決しようとする課題】ロジックＬＳＩの動作
周波数の動的制御をすべてソフトウェアで処理すると、
そのソフトウェアを実行する処理プロセッサの負荷が重
くなり、性能ネックになりやすい。
【０００９】また、パワーセーブのため低速動作をして
いた処理プロセッサでロジックＬＳＩの動作周波数を変
えようとすると、その動作周波数変更の応答速度が遅く
なる可能性がある。
【００１０】一方、ロジックＬＳＩの動作周波数の動的
制御を固有のハードウェアで処理すると、処理性能は向
上するが、処理の仕方が固定されてしまうため、汎用Ｌ
ＳＩの機能とすることが困難になる。
【００１１】さらに、従来のロジックＬＳＩでは、チッ
プ内の各モジュールに、周波数の異なる複数のクロック
信号を選択的に供給していたため、クロック信号の切り
替えタイミングが異なるモジュールを任意に選択し１チ
ップ化する設計においては、毎回、再設計が必要となっ
ていた。
【００１２】また、チップ内のクロック信号配線の負荷
容量および配線抵抗のばらつきが発生しやすく、これに
よるクロックスキューは高速化の障害となっている。
【００１３】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、ロジッ
クＬＳＩにおいて、従来のソフトウェア処理による動作
周波数の動的制御と同程度の自由度で、処理プロセッサ
の負荷を増加させることなく、かつ、いかなる場合にお
いても高速に動作周波数を動的に制御できる技術を提供
することにある。
【００１４】また、本発明の他の目的は、複数の任意の
モジュールを１チップ化するロジックＬＳＩの設計にお
いても、クロックスキューに関して配慮することなく、
クロック信号系の再設計のための作業量を最小限にでき
る技術を提供することにある。
【００１５】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【００１７】即ち、本発明は、１チップ上に形成され、
ＣＰＵを含む複数のモジュールを有するロジックＬＳＩ
であって、前記複数のモジュールに基準クロックを供給
する基準クロック生成回路と、動作周波数を変更する複
数の動作周波数変更条件と、前記動作周波数変更条件に
対応した動作周波数を変更するためのモジュールを指定
する複数のモジュール指定情報及び所定の動作周波数を
指定する複数の周波数指定情報とを記憶する記憶手段を
含む周波数制御回路とを有し、前記ＣＰＵは、前記動作
周波数変更条件、前記モジュール指定情報及び前記周波
数指定情報をソフトウェア処理により前記記憶手段に設
定し、前記周波数制御回路は、逐次入力される前記ロジ
ックＬＳＩの状態と、前記記憶手段に記憶された前記動
作周波数を変更する条件とを比較し、前記ロジックＬＳ
Ｉの状態の１つが、前記動作周波数を変更する条件の１
つと一致したとき、前記複数のモジュールへ、前記動作
周波数を変更するモジュールを指定する前記複数のモジ
ュール指定情報の所定の１つと、前記指定されたモジュ
ールの動作周波数を所定の複数の動作周波数から１つ指
定するための前記周波数指定情報とを供給し、前記複数
のモジュールのおのおのは、前記基準クロック信号に同
期して複数の内部クロック信号を生成する内部クロック
信号生成回路と、前記複数モジュールの１つが前記指定
されたモジュールの場合、前記複数のモジュール指定情
報の前記所定の１つと、前記周波数指定情報とを受け取
る手段と、前記複数の内部クロック信号の中から、前記
周波数指定情報に基づく内部クロック信号を選択するク
ロック選択手段とを有することを主な特徴とする。
【００１８】
【作用】前記（１）項の手段によれば、ＣＰＵ等の複数
のモジュールが同一チップ内に内蔵されるロジックＬＳ
Ｉにおいて、基準クロック生成回路から前記複数のモジ
ュールに基準クロック信号が供給される。
【００１９】前記複数のモジュールでは、基準クロック
信号に同期して複数の内部クロック信号を生成する。
【００２０】また、動作周波数を変更する条件と、前記
動作周波数を変更する条件毎の動作周波数を変更するモ
ジュールの指定情報、および、変更する動作周波数の指
定情報が、ソフトウェアにより記憶手段に任意に記憶設
定される。
【００２１】逐次入力されるロジックＬＳＩの状態と、
前記記憶手段に記憶された動作周波数を変更する条件と
を比較し一致した場合に、それに対応する動作周波数の
変更指令（前記動作周波数を変更するモジュールの指定
情報、および、変更する動作周波数の指定情報）が、前
記複数のモジュールに出力される。
【００２２】前記動作周波数の変更指令は、ハードウェ
ア処理だけでソフトウェア処理を必要とすることはな
い。
【００２３】前記動作周波数の変更指令は、動作周波数
変更の対象となっている全てのモジュールに伝えられ、
指定されたモジュールは変更すべき動作周波数情報を取
り込み、前記複数の内部クロック信号の中から、前記変
更すべき動作周波数の指定情報に基づく内部クロック信
号を、モジュール内部の動作に連動させ、タイミング良
く選択して、モジュール内部で使用する内部クロック信
号を変更する。
【００２４】これにより、ロジックＬＳＩにおいて、従
来のソフトウェア処理による動作周波数の動的制御と同
程度の自由度で、処理プロセッサの負荷を増加させるこ
となく、かつ、いかなる場合においても高速に動作周波
数を動的に変更することが可能となる。
【００２５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００２６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２７】図１は、本発明の一実施例であるロジック
ＬＳＩの概略全体構成を示すブロック図である。
【００２８】図１において、１はＣＰＵ１、２はメモ
リ、３はタイマ、４は基準クロック生成回路（ＣＰ
Ｇ）、５は動作周波数指定回路、６はバスサイクル・モ
ニタ回路、７は内部データバス、８は内部アドレスバ
ス、９は基準クロック信号、１０はモジュール指定情
報、１１は動作周波数指定情報、１２はタイマ３の出
力、１３はバスサイクル・モニタ回路６の出力、１４は
内部動作モニタ回路（図示せず）からの出力１４であ
る。
【００２９】本実施例のロジックＬＳＩは、ソフトウェ
アの処理プロセッサであるＣＰＵ１、プログラム，デー
タ等を格納するメモリ２、タイマ３等の周辺回路、基準
クロック信号信号９を出力するクロック生成回路（ＣＰ
Ｇ）４、動作周波数指定回路５、内部アドレスバス８上
の値等をモニタするバスサイクル・モニタ回路６等が同
一チップ内に内臓されて構成される。
【００３０】ＣＰＵ１、メモリ２、タイマ３等の周辺回
路はモジュールを構成する。
【００３１】クロック生成回路（ＣＰＧ）４は、前記各
モジュールにおいて、複数の内部クロック信号を生成す
るために使用される基準クロック信号９を出力する。
【００３２】ＣＰＵ１は、内部データバス７、内部アド
レスバス８を介してメモリ２にアクセスを行ない、これ
により、メモリ２からプログラムを読みだし、データを
読み書きすることにより、所望の処理を実行する。
【００３３】さらに、ＣＰＵ１は、前記内部データバス
７、内部アドレスバス８を介して、タイマ３等の周辺回
路内部の制御レジスタにアクセスし、所望の機能動作を
行なわせるための設定を行なう。
【００３４】ＣＰＵ１からのプログラムおよびデータの
アクセスは、前記内部データバス７、内部アドレスバス
８を介して行われるため、前記内部データバス７、内部
アドレスバス８上の値を観測することによって、バスサ
イクルの状態をモニタすることができ、前記バスサイク
ル・モニタ回路６は、このモニタ機能を実行する。
【００３５】動作周波数指定回路５には、タイマ３の出
力１２、バスサイクル・モニタ回路６の出力１３、さら
に、内部動作モニタ回路（図示せず）からの出力１４等
のロジックＬＳＩの状態を表わす信号が入力され、動作
周波数指定回路５は、入力された前記出力（１２，１
３，１４）に基づいて、ＣＰＵ１等のモジュールの動作
周波数を指示するための情報（モジュール指定情報１
０、動作周波数指定情報１１）を出力する。
【００３６】ここで、モジュール指定情報１０および動
作周波数指定情報１１は、内部バス、あるいは、シリア
ルに情報を転送する単一の信号線を介して、各モジュー
ルに出力される。
【００３７】図２は、図１に示す動作周波数指定回路５
の一例の概略構成を示すブロック図である。
【００３８】図２において、１５はエンコーダ、１６は
連想メモリ、１７はデコーダ、１８は連想アレイ、１９
はデータアレイである。
【００３９】動作周波数指定回路５は、エンコーダ１５
と連想メモリ１６とから構成される。
【００４０】エンコーダ１５は、前記図１に示すタイマ
３の出力１２、バスサイクル・モニタ回路６の出力１
３、内部動作モニタ回路出力１４をエンコードし、ロジ
ックＬＳＩの状態を表わす出力値２０を生成する。
【００４１】連想メモリ１６は、デコーダ１７、連想ア
レイ１８、データアレイ１９より構成される。
【００４２】図３は、図２に示す連想メモリ１６に記憶
される情報のデータ形式を示す図である。
【００４３】連想メモリ１６には、ＣＰＵ１からデータ
バス７を介し、ソフトウェア処理で図３に示す動作周波
数変更条件２１、動作周波数指定情報２２、モジュール
指定情報２３が記憶設定される。
【００４４】前記データは、内部アドレスバス８を介し
てＣＰＵ１からの出力アドレスが入力されるデコーダ１
７によって指定されるライン上で、動作周波数変更条件
２１は連想アレイ１８に、動作周波数指定情報２２、モ
ジュール指定情報２３はデータアレイ１９に書き込まれ
る。
【００４５】連想メモリ１６は、エンコーダ１５からの
出力値２０と連想アレイ上に格納された動作周波数変更
条件２１を比較し、一致した場合には、それに対応する
同一ライン上の動作周波数指定情報２２、および、モジ
ュール指定情報２３を、モジュール指定情報１０、およ
び、動作周波数指定情報１１としてデータアレイ１９よ
り出力する。
【００４６】図４は、前記図１に示す各モジュールの内
部クロック信号生成部の概略構成を示すブロック図であ
る。
【００４７】図４において、２４は内部クロック信号生
成回路、２５はモジュール指定信号デコーダ、２６はテ
ンポラリ・ラッチ、２７はラッチ、２８はクロック信号
選択回路、２９はセレクタ、３０はモジュール内部情
報、３１，３２は制御信号、３３は複数の内部クロック
信号群、３４はセレクタ２９から出力される内部クロッ
ク信号である。
【００４８】内部クロック信号生成回路２４は、基準ク
ロック生成回路（ＣＰＧ）４から供給される基準クロッ
ク信号９をもとに、波形の位相を調整しつつ、ｎ倍周あ
るいはｎ分周の周波数の内部クロック信号群３３を生成
する。
【００４９】モジュール指定信号デコーダ２５は、動作
周波数指定回路５が出力するモジュール指定情報１０を
モニタし、モジュール指定情報１０により該当モジュー
ルが指定された場合に、動作周波数指定情報１１をテン
ポラリ・ラッチ２６に取り込む。
【００５０】クロック信号選択回路２８は、ラッチ２７
に設定された情報にしたがって、クロック信号群３３の
選択を行なうセレクタ２９に対する制御信号３１を生成
する。
【００５１】さらに、モジュール内部情報３０をもと
に、テンポラリ・ラッチ２６に格納された情報をラッチ
２７にセットする制御信号３２を生成する。
【００５２】セレクタ２９からは、モジュール内部のタ
イミング制御に用いられる内部クロック信号３４が出力
される。
【００５３】モジュール内部のタイミング制御を行なう
内部クロック信号３４の周波数切り替えは、モジュール
内部の状態３０を観測しながら行なうため、適切なタイ
ミングで行なわれる。
【００５４】図５は、前記図１に示すバスサイクル・モ
ニタ回路６の一例の概略構成を示すブロック図である。
【００５５】図５において、３５，３６は比較回路、３
７はモニタ結果出力信号生成回路、３８はアドレスレジ
スタ、３９はデータレジスタ、４０は条件レジスタであ
る。
【００５６】比較回路３５には、内部アドレスバス８と
アドレスレジスタ３８とが入力され、比較回路３６に
は、内部データバス７とデータレジスタ３９と入力され
る。
【００５７】比較回路３５，３６の出力である比較結果
は、モニタ結果出力信号生成回路３７に入力される。
【００５８】また、モニタ結果出力信号生成回路３７に
は、さらに、条件レジスタ４０の情報が入力される。
【００５９】モニタ結果出力信号生成回路３７の出力
は、バスサイクル・モニタ回路６の出力１３として、前
記図１に示す動作周波数指定回路５に入力される。
【００６０】アドレスレジスタ３８、データレジスタ３
９、条件レジスタ４０には、あらかじめＣＰＵ１から特
定のデータがソフトウェア処理によりセットされる。
【００６１】例えば、条件レジスタには、アドレスおよ
びデータの両者が一致した場合にモニタ回路の出力１３
をハイレベルにするという条件を設定し、アドレスレジ
スタ３８、データレジスタ３９には、それぞれ一致条件
としたい値を書き込んでおく。
【００６２】その後、ＣＰＵ１が内部データバス７、内
部アドレスバス８を介して行なうバスサイクルは、この
モニタ回路によって常にモニタされ、設定条件を満たす
アドレス、データのバスサイクルが発生すると、ハイレ
ベルの出力値を出力することになる。
【００６３】前記図１〜図５を用いて、本実施例のロジ
ックＬＳＩの動作を説明する。
【００６４】ＣＰＵ１は、リセット処理後の初期化ルー
チン（ソフトウェア処理）に於いて、周辺回路であるタ
イマ３内等にあるコントロールレジスタに実現すべき機
能を指定するための情報を書き込む。
【００６５】また、動作周波数指定回路５には、動作周
波数変更条件２１、動作周波数指定情報２２、モジュー
ル指定情報２３を設定する。
【００６６】さらに、バスサイクル・モニタ回路６に対
しては、モニタ条件およびモニタすべきアドレス値、デ
ータ値をセットする。
【００６７】このような初期化処理を行ない、以後ＣＰ
Ｕ１は通常処理を行なう。
【００６８】タイマ３の出力値１２、バスサイクル・モ
ニタ回路６の出力値１３等が、動作周波数指定回路５に
設定された動作周波数変更条件２１に一致すると、自動
的に、動作周波数指定情報２２、モジュール指定情報２
３が出力される。
【００６９】ＣＰＵ１、タイマ３等の内蔵モジュールの
内部クロック信号を生成している回路は、この情報を受
け取り、内部クロック信号の動作周波数を指定された値
に変更する。
【００７０】従って、動作周波数の変更をソフトウェア
処理の介在なしに実行することができる。
【００７１】図６は、図１に示す動作周波数指定回路５
の他の例の概略構成を示すブロック図である。
【００７２】図６において、１６は連想メモリ、１７は
デコーダ、１８は連想アレイ、１９はデータアレイ、４
１はクロック信号制御情報保持回路、４２は保持情報、
４３はエンコーダである。
【００７３】図６に示す動作周波数指定回路５は、前記
図２に示す動作周波数指定回路５にクロック信号制御情
報保持回路４１が新たに付け加えられている。
【００７４】連想メモリ１６の連想アレイ１８に動作周
波数変更条件２１を、データアレイ１９に動作周波数指
定情報２２、モジュール指定情報２３を設定するのは、
前記図２の場合と同じである。
【００７５】データアレイ１９の出力値は、モジュール
指定情報１０、動作周波数指定情報１１として、各内蔵
モジュールに伝えられると同時に、クロック信号制御情
報保持回路４１にも入力される。
【００７６】クロック信号制御情報保持回路４１では、
この入力情報により、各内蔵モジュールの現在の動作周
波数を保持しておき、この保持情報４２をエンコーダ４
３に入力する。
【００７７】これによって、モニタ回路等から入力され
る信号１２、１３、１４が同じ値であっても、各内蔵モ
ジュールの動作周波数の状況が異なっている場合には、
異なった動作周波数指定を行なうことができる。
【００７８】これにより、例えば、タイマ出力１２によ
って徐々に動作速度を上げるといった制御を行なうこと
もできる。以上説明したように、本実施例によれば、Ｃ
ＰＵ等の複数のモジュールが同一チップ内に内蔵される
ロジックＬＳＩにおいて、動作周波数を変更する条件、
動作周波数を変更するモジュールの指定情報、および、
変更する動作周波数の指定情報を、ソフトウェアにより
記憶手段に任意に記憶設定し、逐次入力されるロジック
ＬＳＩの状態と、前記記憶手段に記憶された動作周波数
を変更する条件とを比較し一致した場合に、それに対応
する前記動作周波数を変更するモジュールの指定情報、
および、変更する動作周波数の指定情報を、前記複数の
モジュールに出力し、前記モジュールの指定情報により
指定されたモジュールでは、変更すべき動作周波数情報
を取り込み、基準クロック信号に同期した複数の内部ク
ロック信号の中から、前記変更すべき動作周波数の指定
情報に基づく内部クロック信号を、モジュール内部の動
作に連動させ、タイミング良く選択して、モジュール内
部で使用する内部クロック信号を変更するようにしたの
で、従来のソフトウェア処理による動作周波数の動的制
御と同程度の自由度で、処理プロセッサの負荷を増加さ
せることなく、かつ、いかなる場合においても高速に動
作周波数を動的に変更することが可能となる。 これによ
り、より低消費電力で応答性能のよいシステムを実現で
きるという効果がある。 また、内蔵モジュールに対する
クロック信号の供給が、チップ全体では基準クロック信
号、モジュール指定信号、動作周波数指定信号のたった
３本の信号で行なえるため、配線容量等のばらつきによ
るクロックスキューの問題は発生しにくく、さらに配線
面積を抑えチップサイズを小さくできるという効果もあ
る。 さらに、クロック信号の切り替えタイミングは、各
モジュール毎に正しく制御できる構成となっているの
で、任意のモジュールを１チップ上に搭載する設計にお
いて、再設計すべき作業量を軽減できるという効果もあ
る。
【００７９】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
【００８０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００８１】（１）本発明によれば、従来のソフトウェ
ア処理による動作周波数の動的制御と同程度の自由度
で、処理プロセッサの負荷を増加させることなく、か
つ、いかなる場合においても高速に動作周波数を動的に
変更することが可能となる。 これにより、より低消費電
力で応答性能のよいシステムを実現することが可能とな
る。 （２）本発明によれば、配線容量等のばらつきによるク
ロックスキュー発生を抑制し、かつ、配線面積を抑えチ
ップサイズを小さくすることが可能となる。 （３）本発明によれば、任意のモジュールを１チップ上
に搭載する設計において、再設計すべき作業量を軽減す
ることが可能となる。
【００８２】これにより、より低消費電力で応答性能の
よいシステムを実現できるという効果がある。
【００８３】（２）また、内蔵モジュールに対するクロ
ック信号の供給が、チップ全体では基準クロック信号、
モジュール指定信号、動作周波数指定信号のたった３本
の信号で行なえるため、配線容量等のばらつきによるク
ロックスキューの問題は発生しにくく、さらに配線面積
を抑えチップサイズを小さくできるという効果もある。
【００８４】（３）さらに、クロック信号の切り替えタ
イミングは、各モジュール毎に正しく制御できる構成と
なっているので、任意のモジュールを１チップ上に搭載
する設計において、再設計すべき作業量を軽減できると
いう効果もある。
【図面の簡単な説明】
【図１】本発明の一実施例であるロジックＬＳＩの概略
全体構成を示すブロック図である。
【図２】図２は、図１に示す動作周波数指定回路の一例
の概略個性を示すブロック図である。
【図３】図２に示す連想メモリに記憶される情報のデー
タ形式を示す図である。
【図４】図１に示す各モジュールの内部クロック信号生
成部の概略構成を示すブロック図である。
【図５】図１に示すバスサイクル・モニタ回路の一例の
概略構成を示すブロック図である。
【図６】図１に示す動作周波数指定回路の他の例の概略
個性を示すブロック図である。
【符号の説明】
１…ＣＰＵ１、２…メモリ、３…タイマ、４…基準クロ
ック生成回路（ＣＰＧ）、５…動作周波数指定回路、６
…バスサイクル・モニタ回路、７…内部データバス、８
…内部アドレスバス、９…基準クロック信号、１０…モ
ジュール指定情報、１１…動作周波数指定情報、１５…
エンコーダ、１６…連想メモリ、１７…デコーダ、１８
…連想アレイ、１９…データアレイ、２１…動作周波数
変更条件、２２…動作周波数指定情報、２３…モジュー
ル指定情報、２４…内部クロック信号生成回路、２５…
モジュール指定信号デコーダ、２６…テンポラリ・ラッ
チ、２７…ラッチ、２８…クロック信号選択回路、２９
…セレクタ、３０…モジュール内部情報、３３…複数の
内部クロック信号群、３４…セレクタ２９から出力され
る内部クロック信号、３５，３６…比較回路、３７…モ
ニタ結果出力信号生成回路、３８…アドレスレジスタ、
３９…データレジスタ、４０…条件レジスタ、４１…ク
ロック信号制御情報保持回路、４３…エンコーダ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 成田 進 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所 中央研究所内 (56)参考文献 特開 平３−286213（ＪＰ，Ａ) 特開 平２−43609（ＪＰ，Ａ) 特開 平５−341872（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04 301 H01L 21/82

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 １チップ上に形成され、ＣＰＵを含む複
    数のモジュールを有するロジックＬＳＩであって、 前記複数のモジュールに基準クロックを供給する基準ク
    ロック生成回路と、 動作周波数を変更する複数の動作周波数変更条件と、前
    記動作周波数変更条件に対応した動作周波数を変更する
    ためのモジュールを指定する複数のモジュール指定情報
    及び所定の動作周波数を指定する複数の周波数指定情報
    とを記憶する記憶手段を含む周波数制御回路とを有し、前記ＣＰＵは、前記動作周波数変更条件、前記モジュー
    ル指定情報及び前記周波数指定情報をソフトウェア処理
    により前記記憶手段に設定し、 前記周波数制御回路は、逐次入力される前記ロジックＬ
    ＳＩの状態と、前記記憶手段に記憶された前記動作周波
    数を変更する条件とを比較し、前記ロジックＬＳＩの状
    態の１つが、前記動作周波数を変更する条件の１つと一
    致したとき、前記複数のモジュールへ、前記動作周波数
    を変更するモジュールを指定する前記複数のモジュール
    指定情報の所定の１つと、前記指定されたモジュールの
    動作周波数を所定の複数の動作周波数から１つ指定する
    ための前記周波数指定情報とを供給し、 前記複数のモジュールのおのおのは、前記基準クロック
    信号に同期して複数の内部クロック信号を生成する内部
    クロック信号生成回路と、 前記複数モジュールの１つが前記指定されたモジュール
    の場合、前記複数のモジュール指定情報の前記所定の１
    つと、前記周波数指定情報とを受け取る手段と、 前記複数の内部クロック信号の中から、前記周波数指定
    情報に基づく内部クロック信号を選択するクロック選択
    手段とを有することを特徴とするロジックＬＳＩ。
  2. 【請求項２】 第１出力信号を供給するバスサイクルモ
    ニタ回路と、 第２出力信号を供給するタイマとを有し、 前記周波数制御回路は、前記第１出力信号、前記第２出
    力信号、および、前記ロジックＬＳＩの内部動作によっ
    て供給される第３出力信号とを、前記逐次入力される前
    記ロジックＬＳＩの状態として受け取る受領手段とを含
    むことを特徴とする請求項１に記載のロジックＬＳＩ。
  3. 【請求項３】 前記記憶手段は、連想メモリであり、 前記受領手段は、エンコーダであり、 前記エンコーダは、前記連想メモリに供給される出力を
    有し、 前記エンコーダの出力は、前記連想メモリ内に記憶され
    た前記動作周波数変更条件と比較されることを特徴とす
    る請求項２に記載のロジックＬＳＩ。
  4. 【請求項４】 前記連想メモリは、前記動作周波数変更
    条件のデータを記憶する連想アレイと、 前記複数のモジュール指定情報のデータと、前記複数の
    周波数指定情報のデータとを記憶するデータアレイと、 前記連想アレイに記憶される前記動作周波数変更条件の
    ためのデータの書き込み、および記憶するデコーダとを
    有することを特徴とする請求項３に記載のロジックＬＳ
    Ｉ。
  5. 【請求項５】 前記周波数制御回路は、前記モジュール
    の現在の動作条件を記憶し、前記エンコーダに供給され
    るクロック制御出力を供給するクロック制御回路とを含
    むことを特徴とする請求項３に記載のロジックＬＳＩ。
  6. 【請求項６】 前記クロック制御出力は、前記第１出力
    信号、前記第２出力信号、および、前記第３出力信号と
    比較され、 前記周波数制御回路は、前記比較の結果が一致する毎
    に、動作周波数の増加を指示する前記周波数指定情報を
    出力し、それによって選択されたモジュールの動作速度
    を徐々に増加させることを特徴とする請求項５に記載の
    ロジックＬＳＩ。
  7. 【請求項７】 前記ロジックＬＳＩは、シングルチップ
    マイクロコンピュータ、あるいは、ＣＰＵを含むＡＳＩ
    Ｃであることを特徴とする請求項１に記載のロジックＬ
    ＳＩ。
  8. 【請求項８】 前記複数のモジュールのおのおのは、前
    記周波数制御回路から供給されるモジュール指定情報を
    受けるモジュール指定信号デコーダと、 前記周波数制御回路から供給される前記周波数指定情報
    を受けるテンポラリ・ラッチと、 前記テンポラリ・ラッチに結合され、前記クロック選択
    手段からの制御信号出力に応答して、前記テンポラリ・
    ラッチから前記周波数指定情報に関するデータを受ける
    ラッチとを含み、 前記クロック選択手段は、さらに、当該モジュールの内
    部動作状態を表すモジュール内部信号を受け、前記複数
    の内部クロック信号の中から前記周波数指定情報に基づ
    く内部クロック信号を選択するための出力制御信号を供
    給することを特徴とする請求項５に記載のロジックＬＳ
    Ｉ。
  9. 【請求項９】 前記内部クロック信号生成回路のおのお
    のは、前記基準クロック生成回路から供給される前記基
    準クロック信号に基づいて、波形の位相を制御しなが
    ら、ｎ倍周、あるいは、ｎ分周された周波数の前記複数
    の内部クロック信号を生成することを特徴とする請求項
    ８に記載のロジックＬＳＩ。
  10. 【請求項１０】 モジュール指定信号デコーダは、前記
    周波数制御回路から供給される前記モジュール指定情報
    をモニタし、 当該モジュールが、前記モジュール指定情報によって指
    定されたとき、前記周波数指定情報を前記テンポラリ・
    ラッチへ保持することを特徴とする請求項９に記載のロ
    ジックＬＳＩ。
  11. 【請求項１１】 前記バスサイクルモニタ回路は、第１
    および第２の比較回路と、 モニタ結果出力生成回路と、 アドレスレジスタと、 データレジスタと、 条件レジスタとを含み、 前記第１比較回路は、内部アドレスバスと前記アドレス
    レジスタとにそれぞれ結合された複数の入力を有し、 前記第２比較回路は、内部データバスと前記データレジ
    スタとにそれぞれ結合された複数の入力を有し、 前記第１および第２比較回路によって行われた比較結果
    は、前記モニタ結果出力生成回路に供給され、 前記モニタ結果出力生成回路の出力を生成するための条
    件として、前記条件レジスタに格納された条件は、前記
    モニタ結果出力生成回路に供給され、 前記モニタ結果出力生成回路の前記出力は、前記バスサ
    イクルモニタ回路の出力として前記周波数制御回路へ供
    給されることを特徴とする請求項２に記載のロジックＬ
    ＳＩ。
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