JPH01258163A - ダイレクトメモリアクセス制御装置 - Google Patents

ダイレクトメモリアクセス制御装置

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JPH01258163A
JPH01258163A JP63086870A JP8687088A JPH01258163A JP H01258163 A JPH01258163 A JP H01258163A JP 63086870 A JP63086870 A JP 63086870A JP 8687088 A JP8687088 A JP 8687088A JP H01258163 A JPH01258163 A JP H01258163A
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JP
Japan
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transfer
request signal
register
memory access
direct memory
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JP63086870A
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English (en)
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Atsushi Fujihira
藤平　淳
Kokichi Taniai
谷合　高吉
Harunobu Ogawa
尾川　晴信
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概！！〕 ダイレクトメモリアクセス転送を制御する制御装置に関
し、 ダイレクトメモリアクセス転送を正常に中断させること
を目的とし、 ダイレクトメモリアクセス転送を制御するダイレクトメ
モリアクセス制御装置において、中央処理装置によるそ
の書込みにより転送の正常終了を指示する転送終了要求
信号を出力するレジスタと、該転送終了要求信号により
新たな転送要求信号の受付は又は該転送要求信号の発生
を止め、指示チャネルをインアクティブにする転送終了
手段とを具備するよう構成する。
〔産業上の利用分野〕
本発明はダイレクトメモリアクセス制御装置に係り、特
にダイレクトメモリアクセス（ＤＭＡ）転送を制御する
制御装置に関する。
第５図はダイレクトメモリアクセス制御装置を有するシ
ステムの一例の構成図を示す。図中、１はＤ　Ｍ　Ａ　
ｌｌ１ｌＪ御装置（ＤＭＡＣ）、２は中央処理具Ｍ　（
ＣＰＬＪ）　、３は入出力制御装置（ＩＯＣ）、４及び
５は夫々メモリ（ＭＥＭ）で、これらは共通のバス（ア
ドレスバス、データバスなど）６を介して接続されてい
る。
このシステムにより所望のデータ処理などが行なわれる
が、その際にｌ０Ｃ３とＭＥＭ４，５との間、又はＭＥ
Ｍ４と５との間など様々な所でデータ転送が行なわれる
。このデータ転送の転送レート向上のために、ｌ０Ｃ３
とＭＥＭ４．５との間、又はＭＥＭ４と５との間のデー
タ転送を、ＣＰＬＩ２を介さずにハードウェアによって
行なうＤＭＡ転送が行なわれる。
このＤＭＡ転送を可能にするのがＤＭＡＣｌで、ＣＰＵ
２がバス６をアクセスしていない期間やＣＰＵ２の動作
を停止させてＤＭＡ転送を行なわせる。
このようなりＭＡ転送においては、任意のタイミンクで
ＤＭＡ転送を正常に終了できることが必要とされる。
〔従来の技術〕
従来のＤＭＡＣｌは１０Ｃ３とＭＥＭ４又は５との間で
のデータ転送を副部する場合は、ｌ０Ｃ３からの転送要
求信号ＲＥＱに基づいてデータ転送を開始させ、またｌ
０Ｃ３からの中断要求信号ＤＯＮＥに基づいてデータ転
送を途中で正常に終了させることができる。
また、ＭＥＭ４と５の間のデータ転送は、ＤＭＡＣｌの
内部で連続的に発生されたトリガ信号により開始するこ
とができる。
〔発明が解決しようとする課題〕
しかし、ＭＥＭ４及び５はいずれも前記中断要求信号Ｄ
ＯＮＥを発生出力する機能を有していないため、ＤＭＡ
Ｃｌで一旦、上記のＤＭＡ転送を開始すると、バスエラ
ーなどの異常発生による終了を除いて、そのＤＭＡ転送
途中で正常に中断させるごとができないという問題点が
あった。
本発明は上記の点に鑑みてなされたもので、ＤＭＡ転送
を正常に中断させることができるダイレクトメモリアク
セス制御装置を提供することを目的とする。
〔課題を解決するための手段〕
上記の本発明の目的達成のため、本発明は第１図に示す
如き構成としたものである。すなわち、本発明はダイレ
クトメモリアクセス転送を制御するダイレクトメモリア
クセス制御装置１０に、レジスタ１１と転送終了手段１
２を具備するようにしたものである。
レジスタ１１は中央処理装置（ＣＰＵ）１３による書込
みにより、転送の正常終了を指示する転送終了要求信号
を出力する。
転送終了手段１２はこの転送終了要求信号により新たな
転送要求信号の受付は又は転送要求信号の発生を止め、
指示チャネルをインアクティブにする。
〔作用〕
ダイレクトメモリアクセス（ＤＭＡ）転送が開始された
場合でも、ＣＰＵ１３がレジスタ１１に書込みを行なう
ことによって、転送終了手段１２が新たな転送要求信号
の受付は又は発生を停止するので、正常終了要求信号の
発生機能の有無に拘らず、ＤＭＡ転送を途中で終了する
ことができる。
（実施例） 第２図は本発明の一実施例のブロック図を示す。
同図中、１５はリクエストハンドラ（ＲＨＵ）で、図示
しない入出力制御装＠（ＩＯＣ）からチャネル０〜３の
転送要求信号ＲＥＱＯ〜３が供給され、定められた優先
順位に従って、処理要求信号ＯＰＥ、実行チャネル番号
ＣＨを出力する。また、リクエストハンドラ１５はｌ０
Ｃ（図示せず）から中断要求信号ＤＯＮＥが必要に応じ
て供給され、その旨を示す処理要求信号ＯＰＥを出力し
、更に後述する如く、終了要求信号ＣＬＳにより正常終
了を指示する処理要求信号ＯＰＥを出力する。
１６はマイクロシーケンサ（ＳＥＱ）で、マイクロプロ
グラムを格納しており、リクエストハンドラ１５からの
処理要求信号ＯＰＥ及び実行チャネル番号ＯＨに従って
、ＤＭＡ転送に必要なアドレス、バイト数等の更新を行
なうと共に、制御信号ＣＴＲＬを出力する。
１７はデータハンドラ（ＤＨＬＩ）で、前記レジスタ１
１に相当するレジスタ１８を内部に有し、また前記実行
チャネル番号ＣＨ及びＩＩＩ御信号ＣＴＲＬ、に従って
データバス（ＤＢ）１９．アドレスバス（ＡＢ）２０へ
アクセスを行ない、同時にリード／ライト信号などの制
御信号を出力する。また、データハンドラ１７は制御信
号バス（ＣＢ）２１を介してｃｐｕ　＜図示せず）から
供給されるチップセレクト信号Ｃ８によって、レジスタ
１８等の内部レジスタをアクセスされた場合、データハ
ンドラ１７は選択された内部レジスタへのデータバス１
９からのデータの書込み、又は選択された内部レジスタ
からのデータの読み出しなどを行なう。
かかる構成のＤＭＡＣにおいて、ＤＭＡ転送中に転送を
終了するための処理要求信号ＯＰＥを発生出力するのが
リクエストハンドラ（ＲＨＵ）１５で、その構成の一例
を第３図に示す。
第３図において、２３はレジスタ部で、例えばＣＰＵが
バス１９〜２１をアクセスしていない期間を利用してＤ
ＭＡ転送を行なうモード（サイクルスチールモード）と
、ＣＰＵを止めてデータ転送を行ない、その都度法のＤ
ＭＡ要求があるかを調べ、要求があれば連続してＤＭＡ
転送を行なうモード（バーストモード）が書かれており
、また、転送要求を外部から受は付けるのか、ＤＭＡＣ
内部で自律的に発生させるのかのモードも欝かれており
、このモードに応じてサンプルホールド回路２４のサン
プリングモードを設定する。
サンプルホールド回路２４はサンプリングコントロール
回路２５よりのサンプル指示信号により、終了要求信＠
ＣＬＳ、転送要求信号ＲＥＱ　（ＲＥＱＯ〜３）、中断
要求信号ＤＯＮＨのいずれかをサンプリング及びホール
ドし、それをオペレーションプライオリティ決定部２６
に供給する。
オペレーションプライオリティ決定部２６は同時に受付
けた信号がある場合、それらの優先順位を予め設定した
順序で決定し、それを０ＲＥＱ。
０ＣＯＤＥ出力部２７へ出力すると共に、チャネルプラ
イオリティ決定部２８に供給し、更にこれよりチャネル
出力部２９を通して実行チャネル番号ＣＨとしてマイク
ロシーケンサ（ＳＥＱ）１６及びデータハンドラ（ＤＨ
Ｕ）１７へ出力させる。
Ｌ、　コテ、上記（７）ＯＲＥＱ、０ＣＯＤＥ出力部２
７は処理要求信号０ＲＥＱと０ＣＯＤＥ　（これらは前
記ＯＰＥに相当する）を大々前記マイクロシーケンサ（
ＳＥＱ）１６へ出力する。上記の処理要求信号０ＣＯＤ
Ｅの値と処理要求内容を法衣にまとめて示す。
上記表中、ｒＳＴＡＲＴＪはＤＭＡ転送開始、ｒＡＢＯ
ＲＴＪは外部からバス１９〜２１と別の信号線によって
入力された要求に基づく異常終了指令、ｒｃＬＯ８ＥＪ
はＤＭＡ転送途中の正常終了指令、ｒｌＲＡＪはイリー
ガル・レジスタ・アクセスの略で、動作中に書替えては
いけないＤＭＡＣ内部のレジスタに書込みがあったとき
の指令を夫々示す。
また、第３図中、０ＡＣＫ及びＡＣＴＣＬＲはいずれも
マイクロシーケンサ（ＳＥＱ）１６より供給される処理
終了信号で、０ＡＣＫはサンプリングコントロール回路
２５及びクリア１Ｉｌｉ１１回路３０に夫々供給され、
ＡＣｔＣＬＲはクリアｔＩ１１御回路３０に供給される
。０ＡＧＫ及びＡＣＴＣＬＲはいずれも処理終了時に入
力される信号であるが、０ＡＯＫはチャネルがアクティ
ブ期間中の複数の処理の各々が終了する毎に入力される
のに対し、ＡＣＴＣＬＲは全体の処理終了時点でのみ入
力される点が異なる。レジスタ部２３は上記のクリア制
御回路３０の出力信号により全体の処理終了時にクリア
される。
次に本発明の一実施例の動作について第４図のフローチ
ャート及び第２図、第３図を夫々参照して説明する。い
ま、メモリとメモリの間でＣＰＵを介することなくデー
タ転送が行なわれているものとし、このＤＭＡ転送状態
で外部からの中断要求に従いＣＰＵからチップセレクト
信号Ｃ８が出力され、ＤＨＵ１７内の中断要求を指示す
るレジスタ１８に書込みが行なわれたか否か（選択され
たか否か）が判定される（第４図中、ステップＳ＋）。
選択された場合はＤＨＵ１７からＲＨＵ１５へ、本実施
例で新たに追加された終了要求信号ＣＬＳが第２図に示
す如く出力される（第４図中、ステップＳ２）。
これにより、ＲＨＬＪ１５は転送要求信号ＲＥＱの受付
けを止め、処理を正常に終了（中断）するための処理要
求信号ＯＰＥを出力する（第４図中、ステップＳｓ）。
すなわち、Ｒ）ｌＵ１５は第３図に示すサンプルホール
ド回路２４による新たな転送要求信号ＲＥＱのサンプル
及びホールド動作を、終了要求信号ＣＬＳ入力後停止す
ると共に、ＣＬＳの入力により０ＲＥＱ、０ＣＯＤＥ出
力部２７より前記表のｒ　Ｃ１，ＯＳ　Ｅ　Ｊで示した
正常終了指令信号を出力する。
これにより、５ＥＱ１６はその指示ヂャネルをインアク
ティブ（非活性化）にする（第４図中、ステップ８４　
）。上記のステップＳ３及びＳ４を実現する手段が前記
転送終了手段１２である。
このようにして、メモリーメモリ間のＤＭＡ転送途中に
おいて、メモリがＤＯＮＥのような中断要求信号を発生
できない構成であっても、ＣＰＵがレジスタ１８の書込
みを行なうことにより、中断要求信号ＤＯＮＥを発生出
力した時と同じように、正常にＤＭＡ転送を中断させる
ことができる。
なお、本発明は上記の実施例に限定されるものではなく
、レジスタ１８はＲＨＵ１５の内部に設けるようにして
もよい。また、転送要求信号ＲＥＱの新たな受付けを停
止する方法に限らず、ＤＭＡＣ内部で転送要求指令の発
生を停止するようにしてもよい。
〔発明の効果〕 上述の如く、本発明によれば、正常終了要求信号の発生
機能の有無に拘らず、ＤＭＡ転送を途中で終了すること
ができるため、メモリーメモリ間転送のように正常終了
要求信号を発生する機能がないＤＭＡ転送を行なってい
る場合にも、ＤＭＡ転送を正常に中断することができる
等の特長を有するものである。
【図面の簡単な説明】
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のブロック図、第３図はＲＨ
Ｕの一例のブロック図、 第４図は本発明の一実施例の動作説明用フローチャート
、 第５図はダイレクトメモリアクセス制御装置を有するシ
ステムの一例の構成図である。 図において １．１０はダイレクトメモリアクセス制御装置（ＤＭＡ
Ｃ）　、 １１．１８はレジスタ、 １２は転送終了手段、 １３は中央処理装置（ＣＰＬＩ）、 １５はリクエストハンドラ（Ｒ）ＩＵ）、１６はマイク
ロシーケンサ（ＳＥＱ）、１７はデータハンドラ、（Ｄ
ＨＵ） を示す。 袴洲の原理ブ゛ロック圀 ＠　１ ＲＨＵめ一例のブリ１２圀 ！ｓ３図

Claims (1)

  1. 【特許請求の範囲】 　ダイレクトメモリアクセス転送を制御するダイレクト
    メモリアクセス制御装置（１０）において、中央処理装
    置（１３）によるその書込みにより転送の正常終了を指
    示する転送終了要求信号を出力するレジスタ（１１）と
    、 該転送終了要求信号により新たな転送要求信号の受付け
    又は該転送要求信号の発生を止め、指示チャネルをイン
    アクティブにする転送終了手段（１２）とを具備したこ
    とを特徴とするダイレクトメモリアクセス制御装置。
JP63086870A 1988-04-08 1988-04-08 ダイレクトメモリアクセス制御装置 Pending JPH01258163A (ja)

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JP63086870A JPH01258163A (ja) 1988-04-08 1988-04-08 ダイレクトメモリアクセス制御装置
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KR1019890004543A KR920002830B1 (ko) 1988-04-08 1989-04-06 다이렉트 메모리 액세스 제어장치
EP89303405A EP0336756B1 (en) 1988-04-08 1989-04-06 Direct memory access controller

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