JPH10326199A - デュアルシステムにおける割込同期装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 プログラムの複雑化を回避するとともに、処
理実行速度の低下及び割り込み応答性の悪化を回避し、
かつ任意の時点での割り込み処理を可能にする。 【解決手段】 デュアルシステムにおける割込同期装置
において、一方及び他方のシステムＡ、Ｂが、それぞ
れ、自システム内のプログラムの進行状態を示すカウン
タ１２、２２と、他システム内のプログラムの進行状態
を示すカウント値を保持するレジスタ１３、２３と、前
記自システムのカウント値とレジスタ１３、２３で保持
された前記他システムのカウント値とを比較する比較器
１４、２４と、割込み要求があったときは、比較器１
４、２４により、前記両システム内のプログラムの進行
状態を示すカウント値が一致したときに、前記自システ
ム及び前記他システムで実行される前記割込みを許可す
る制御手部１１、２１とを具備した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一方及び他方のシ
ステムで実行される各プログラムの同一タイミングで割
り込み処理を実行するためのデュアルシステムにおける
割込同期装置に関する。

【０００２】

【従来の技術】処理システムをデュアル構成とし、制御
処理を実行している一方のシステムに障害が発生してダ
ウンした場合に、制御処理を実行していない他方のシス
テムに切り替えて処理制御を継続して実行するデュアル
システムは、プログラムコントローラの障害対策として
有効な手段である。このようなデュアルシステムでは、
一方のシステムから他方のシステムへの即時に切り替え
る必要があるため、各処理システム内の処理状態を常に
同一に維持しなければならない。このため、各処理シス
テムは、一定周期で実行される同期命令により同期が確
立されている。また、このようなデュアルシステムで
は、割込み処理についても各処理システムで同一タイミ
ングで実行されねばならないため、各処理システム内の
プログラムの実行ステップの同一位置で割込み信号を受
け付ける必要がある。

【０００３】図３は従来のデュアルシステムにおける割
込同期装置の構成を示すブロック図である。図３におい
て、このデュアルシステムはシステムＡ，Ｂと、このシ
ステムＡ，Ｂ間での同期命令実行時の同期を確立するた
めの同期回路１を有している。システムＡ，Ｂはそれぞ
れ同一構成であり、システムＡはＣＰＵ、メモリ、入出
力（Ｉ／Ｏ）回路等を備えた制御部２ａと、この制御部
２ａへの割り込み処理を実行するための割込信号Ｓａａ
を出力する割込回路３ａとを備えている。システムＢも
同様であり、ＣＰＵ、メモリ、入出力（Ｉ／Ｏ）回路等
を備えた制御部２ｂ及び割込回路３ｂを有している。

【０００４】次に、この従来例の動作について説明す
る。システムＡ，Ｂはプログラム中に一定間隔で配置さ
れた同期命令を実行し、この同期命令実行時に制御部２
ａ，２ｂからの同期命令信号Ｓｂａ，Ｓｂｂを同期回路
１に送出する。この同期命令信号Ｓｂａ，Ｓｂｂによっ
て同期回路１がシステムＡ，Ｂ間の同期を確立する。シ
ステムＡ，Ｂ間の同期が確立した後に同期回路１がシス
テムＡ，Ｂへ割込許可信号Ｓｃを出力する。割込許可信
号Ｓｃは、システムＡ，Ｂの各割込回路３ａ，３ｂに入
力され、割込回路３ａ，３ｂから出力される割込信号Ｓ
ａａ，Ｓａｂがそれぞれ制御部２ａ，２ｂに入力され
る。すなわち、プログラム処理による同期命令処理の終
了後の同期が確立した状態で割り込みを受け付けてい
る。

【０００５】

【発明が解決しようとする課題】このように上記従来例
のデュアルシステムにおける割込同期装置では、プログ
ラム中に同期命令を適当な一定間隔で配置する必要があ
り、このためプログラムが複雑化する。また、この同期
命令を順次実行するために、システムの実行速度が低下
する。さらに、割り込みの受け付けが割込命令実行時の
みとなるため、任意の時点で割り込み処理することがで
きず、割り込みの自由度が得られず、応答性が悪化す
る。換言すれば、従来例ではデュアル構成のプログラマ
ブルコントローラ（ＰＣ）などでの確実かつ効率的な割
り込み同期処理ができ難いという欠点がある。

【０００６】本発明は、上記事情に鑑みて成されたもの
で、プログラムの複雑化を回避するとともに、処理実行
速度の低下及び割り込み応答性の悪化を回避し、かつ任
意の時点での割り込み処理の可能にするデュアルシステ
ムにおける割込同期装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明に係わるデュアル
システムにおける割込同期装置は、一方及び他方のシス
テムで実行される各プログラムの同一タイミングで割り
込み処理を実行するためのデュアルシステムにおける割
込同期装置において、前記一方及び他方のシステムが、
それぞれ、自システム内のプログラムの進行状態を示す
カウント値を出力する計数手段と、他システム内のプロ
グラムの進行状態を示すカウント値を保持する保持手段
と、前記計数手段で計数された前記自システムのカウン
ト値と前記保持手段で保持された前記他システムのカウ
ント値とを比較する比較手段と、割込み要求があったと
きは、前記比較手段により、前記自システム内のプログ
ラムの進行状態を示すカウント値と前記他システム内の
プログラムの進行状態を示すカウント値とが一致したと
きに、前記自システム及び前記他システムで実行される
前記割込みを許可する制御手段とを備えたものである。

【０００８】さらに、本発明は、前記自システムの前記
カウント値が前記他システムの前記カンウト値より小さ
いときは、前記自システムでプログラムを実行するとと
もに前記他システムでプログラムを中断し、前記自シス
テムの前記カウンタ値と前記他システムの前記カウンタ
値とが一致したときに前記割込みを許可し、前記自シス
テムの前記カウント値が前記他システムの前記カンウト
値より大きいときは、前記自システムでプログラムを中
断するとともに前記他システムでプログラムを実行し、
前記自システムの前記カウンタ値と前記他システムの前
記カウンタ値とが一致したときに前記割込みを許可する
ものである。

【０００９】このような構成の本発明では、一方及び他
方のシステムでのプログラムの進行状態を示すカウント
値が一致するまで、一方又は他方のシステムのプログラ
ムの実行を中断して待機状態になり、待機後、一方及び
他方のシステムでのカウント値が一致して一方及び他方
のシステムの同期が確立した時点で割込みが許可され
る。

【００１０】したがって、従来例のように、プログラム
中に一定間隔で同期命令を配置する必要がなくなり、そ
のプログラムの複雑化が回避される。また、同期命令に
よるプログラム実行の遅延が生じなくなる。さらに、任
意の時点で割り込み処理が実行可能であるため、割り込
み処理の自由度が得られる。

【００１１】

【発明の実施の形態】次に、本発明のデュアルシステム
における割込同期装置の実施の形態を添付図面を参照し
て詳細に説明する。図１は本発明のデュアルシステムに
おける割込同期装置の構成を示すブロック図である。図
１において、このデュアルシステムにおける割込同期装
置は、ＮＣ工作機械などを制御するデュアル構成のプロ
グラマブルコントローラ（ＰＣ）などに適用されるもの
であり、非同期で動作するシステムＡ，Ｂと、このシス
テムＡ，Ｂに接続されて、システムＡ，Ｂ間でのデータ
転送するための共有メモリ２０とで概略構成されてい
る。

【００１２】システムＡ，Ｂは同一構成であり、システ
ムＡはＣＰＵ、メモリ、入出力（Ｉ／Ｏ）回路等を備え
た制御部１１と、プログラムの進行状態に対応してカウ
ント値をアップするカウンタ１２とを有している。さら
に、システムＢから取り込んだカウント値を記憶するた
めのレジスタ１３と、カウンタ１２のカウント値とレジ
スタ１３からのカウント値とを比較する比較器１４と、
この比較器２４からの一致信号Ｓ１１と制御部１１から
の許可信号Ｓ１２とをオア処理して一致割込信号Ｓ１３
を出力するオアゲート１５と、オアゲート１５からの一
致割込信号Ｓ１３と外部割込信号Ｓ２５とをオア処理し
て割込信号Ｓ１４を制御部１１に出力するオアゲート１
６とを有している。

【００１３】システムＢも同様の構成であり、制御部２
１、カウンタ２２、レジスタ２３、比較器２４及びＯＲ
ゲート２５，２６とで構成され、比較器２４から一致信
号Ｓ２１が出力され、制御部１１から許可信号Ｓ２２が
出力される。また、オアゲート２５からの一致割込信号
Ｓ２３と外部割込信号Ｓ２５とをオア処理して得られる
割込信号Ｓ２４が制御部２１に出力される。

【００１４】次に、実施形態の動作について説明する。
なお、以下の説明における論理処理でのハイ（論理値
１）レベル又はロー（論理値０）レベルの設定は、論理
回路の構成によって、その変更が可能である。

【００１５】最初に割り込みを実行しない通常動作時、
例えば、外部割込信号Ｓ２５がローレベルの場合の動作
につい説明する。以下、括弧内はシステムＢでの構成要
素の番号を示し、この括弧内を含む二つの構成要素が連
記されている場合は、システムＡ，Ｂの対応する構成要
素が同時に動作していることを示す。

【００１６】割り込みを行わない通常動作時は、外部割
込信号Ｓ２５がローレベルに設定され、オアゲート１６
（２６）の二つの入力端子がローレベルになるため、こ
の出力端子からはローレベルの割込信号Ｓ１４（Ｓ２
４）が制御部１１（２１）に送出される。すなわち、割
り込み禁止状態となる。

【００１７】割り込みを受け付けて実行する処理は外部
割込信号Ｓ２５がハイレベルに設定されることによって
実行される。外部割込信号Ｓ２５による割り込みは、同
時にシステムＡ，Ｂで発生するが、システムＡ，Ｂは非
同期動作であるため、システムＡ，Ｂがデータ処理を実
行する際のクロック信号の周波数（位相）のばらつきに
よって、徐々に同期が取れない状態で動作することにな
る。この結果、割り込み発生時のシステムＡ，Ｂでのプ
ログラム実行の進行位置が一致していないことになる。

【００１８】以下、このような場合のシステムＡ，Ｂで
同期を確立して、すなわち、プログラム実行位置を一致
させて割り込みを受け付けて実行する、その動作につい
て説明する。

【００１９】図２は、システムＡ，Ｂが実行する割り込
みを一致させる処理手順を示すフローチャートである。
図２において、まず、割り込み処理時は、許可信号Ｓ１
２（Ｓ２２）はハイレベルに設定されており、例えば、
ハイレベルの外部割込信号Ｓ２５がオアゲート１６（２
６）の一方の入力端子に入力される。この場合、オアゲ
ート１６（２６）の他方の入力端子がローレベルであ
り、制御部１１（２１）にオアゲート１６（２６）の出
力端子からハイレベルの割込信号Ｓ１４（Ｓ２４）が出
力される。

【００２０】制御部１１（２１）が、この時点でのハイ
レベルの割込信号Ｓ１４（Ｓ２４）によって、割り込み
発生を認識し、制御部１１（２１）がハイレベルの許可
信号Ｓ１２（Ｓ２２）をアンドゲート１５（２５）の一
方の入力端子に出力し、外部割込信号Ｓ２５の取り込み
を制御部１１（２１）が停止する。この時点で、比較器
１４（２４）からの一致信号Ｓ１１（Ｓ２１）はローレ
ベルであるため、オアゲート１５（２５）の出力端子か
らの一致割込信号Ｓ１３（Ｓ２３）はローレベルとな
る。

【００２１】システムＡ（Ｂ）では、制御部１１（２
１）がメモリに格納されたプログラムを実行しており
（Ｓ１）、システムＡ（Ｂ）のカウンタ１２（２２）
が、制御部１１（２１）のＣＰＵがメモリをアクセスす
るごとに、プログラムの進行状態を示すカウント値ＣＡ
（ＣＢ）を「＋１」づつアップする（Ｓ２）。このカウ
ント値ＣＡを制御部１１が共有メモリ２０を通じてシス
テムＢに転送する（Ｓ３）。

【００２２】システムＢでは、制御部２１がシステムＡ
からのカウント値ＣＡを取り込み、レジスタ２３に記憶
し、かつ、自システムＢ内でのプログラムの進行状態を
示すカウント値ＣＢを共有メモリ２０を通じてシステム
Ａに転送し、システムＡではシステムＢからのカウント
値ＣＢを制御部１１が取り込んでレジスタ１３に記憶さ
せる（Ｓ４，Ｓ５）。

【００２３】システムＡ（Ｂ）では比較器１４（２４）
がカウンタ１２（２２）のカウント値ＣＡ（ＣＢ）とレ
ジスタ１３（２３）に記憶しているカウント値ＣＢ（Ｃ
Ａ）とを比較する（Ｓ６）。ここで一致している場合
（Ｓ６：Ｙｅｓ）、比較器１４（２４）からハイレベル
の一致信号Ｓ１１（Ｓ２１）をアンドゲート１５（２
５）の一方の入力端子に出力する。

【００２４】制御部１１（２１）からのローレベルの許
可信号Ｓ１２（Ｓ２２）がアンドゲート１５（２５）の
他方の入力端子に入力されており、ここからハイレベル
の一致割込信号Ｓ１３（Ｓ２３）をオアゲート１６（２
６）の一方の入力端子に出力する。この結果、オアゲー
ト１６（２６）の出力端子からはハイレベルの割込信号
Ｓ１４（Ｓ２４）が制御部１１（２１）に送出される。
制御部１１（２１）は、外部割込信号Ｓ２５がハイレベ
ルに設定された割り込みの認識後、許可信号Ｓ１２（Ｓ
２２）をローレベルに設定した後に、再度、一致割込み
信号Ｓ１３（Ｓ２３）がハイレベルになったときに、ハ
イレベルの割込信号Ｓ１４（Ｓ２４）を取り込むことに
よって、プログラムの実行の進行状態が一致して同期が
取れた時点での割り込みであると認識して、その割り込
みを受け付けて実行する（Ｓ７）。

【００２５】Ｓ６で不一致の場合（Ｓ６：Ｎｏ）、次に
システムＡの制御部１１は、カウント値ＣＡがシステム
Ｂから取り込んだカウント値ＣＢより小さいか否かを判
断する（８）。同様にシステムＢの制御部２１もカウン
ト値ＣＡ、カウント値ＣＢの値を判断する。ここでカウ
ント値ＣＡがカウント値ＣＢより小さい場合、換言すれ
ば、システムＡのカウント値ＣＡよりシステムＢのカウ
ント値ＣＢが大きい場合（Ｓ８：Ｙｅｓ）、一旦、シス
テムＡ，Ｂが割り込み処理を停止する（Ｓ９）。さら
に、システムＢの制御部２１が、自システムのプログラ
ム実行の進行を示すカウント値ＣＢが大きいことを認識
してへプログラム実行を停止させて待機状態にする（Ｓ
１０）。

【００２６】制御部１１からハイレベルの許可信号Ｓ１
２がアンドゲート１５の一方の入力端子に送出される
（Ｓ１１）。この後、制御部１１でプログラムが実行さ
れ、このプログラムの進行とともに、カウンタ１２がカ
ウント値ＣＡを「＋１」づつ増加する（Ｓ１２，Ｓ１
３）。この順次増加するカウント値ＣＡを共通メモリ２
０を通じてシステムＢへ転送し、順次、制御部２１の制
御でレジスタ２３に記憶している前回のカウント値ＣＡ
を消去して上書きする（Ｓ１４，Ｓ１５）。

【００２７】システムＡ，Ｂでは、比較器１４（２４）
でカウンタ１２（２２）からのカウント値ＣＡ（ＣＢ）
とレジスタ１３（２３）に格納しているカウント値ＣＢ
（ＣＡ）とが比較器１４（２４）で比較される（Ｓ１
６）。比較器１４（２４）はカウント値ＣＡ（ＣＢ）と
カウント値ＣＢ（ＣＡ）とが一致した時点で、ハイレベ
ルの一致信号Ｓ１１（Ｓ２１）をアンドゲート１５（２
５）の一方の入力端子に送出する。ここでアンドゲート
１５（２５）は制御部１１（２１）からローレベルの許
可信号Ｓ１２とハイレベルの一致信号Ｓ１１とのアンド
処理によってハイレベルの一致割込信号Ｓ１３（Ｓ２
３）を出力する。

【００２８】ハイレベルの一致割込信号Ｓ１３（Ｓ２
３）がオアゲート１６（２６）に入力され、この出力端
子からハイレベルの割込信号Ｓ１４（Ｓ２４）が制御部
１１（２１）に送出される。制御部１１（２１）は、外
部割込信号Ｓ２５がハイレベルに設定された割り込みの
認識後、許可信号Ｓ１２（Ｓ２２）をローレベルに設定
した後のハイレベルの割込信号Ｓ１４（Ｓ２４）を取り
込むことによって、システムＡ，Ｂのカウント値が等し
いプログラムの進行状態が一致して同期が確立した時点
でのシステムＡ，Ｂでの割り込みであると認識して、そ
の割り込みを受け付けて実行する。

【００２９】次に、システムＢの制御部２１は、停止し
ていたプログラム実行の進行を開始する（Ｓ１７，Ｓ１
８）。Ｓ１６でカウント値ＣＡ（ＣＢ）とカウント値Ｃ
Ｂ（ＣＡ）とが一致しない場合は、Ｓ３に戻ってカウン
ト値ＣＡをシステムＢに転送し、カウント値ＣＡ，ＣＢ
が一致するまでルーチンを繰り返す。

【００３０】このように、割り込み発生時にあって、シ
ステムＡのカウント値ＣＡがシステムＢのカンウト値Ｃ
Ｂより小さい場合は、システムＡ，Ｂが割り込み処理
を、一旦、停止し、そのプログラムの進行でカウント値
ＣＡが増加してシステムＢのカンウト値ＣＢに一致する
までシステムＢが、プログラム実行の進行を停止する待
機状態に設定され、この待機後にシステムＡ，Ｂでのプ
ログラム実行位置が一致した時点でシステムＡ，Ｂでの
割り込みを同期して実行する。

【００３１】また、Ｓ８でカウント値ＣＡがカウント値
ＣＢより大きい場合（Ｓ８：Ｎｏ）、前記の動作と反対
にシステムＡが、プログラム実行の進行を停止して待機
状態になる。すなわち、一旦、システムＡ，Ｂが割り込
み処理を停止する（Ｓ１９）。さらに、システムＡがプ
ログラム実行の進行を停止させて待機状態になる（Ｓ２
０）。制御部１１からローレベルの許可信号Ｓ１２をア
ンドゲート１５の一方の入力端子に送出する（Ｓ２
１）。

【００３２】この後、制御部２１でプログラムが実行さ
れ、このプログラム実行の進行とともに、カウンタ２２
がカウント値ＣＢを「＋１」づつ増加する（Ｓ２２，Ｓ
２３）。この増加するカウント値ＣＢを共通メモリ２０
通じてシステムＡへ転送し、順次、制御部１１の制御で
レジスタ１３に記憶している前回のカウント値ＣＢを消
去して上書きする（Ｓ２４，Ｓ２５）。

【００３３】これ以降は比較器１４（２４）でカウンタ
１２（２２）からのカウント値ＣＡ（ＣＢ）とレジスタ
１３（２３）に格納しているカウント値ＣＢ（ＣＡ）と
が比較器１４（２４）で比較される（Ｓ２６）。この比
較でカウント値ＣＡ（ＣＢ）とカウント値ＣＢ（ＣＡ）
とが一致した時点、すなわち、システムＡ，Ｂのシステ
ムＡ，Ｂでのプログラム実行位置が一致する同期が取れ
た時点でシステムＡ，Ｂでの割り込みを受け付けて実行
し、次に、システムＡの制御部１１は、停止していたプ
ログラム実行の進行を開始する（Ｓ２７，Ｓ２８）。Ｓ
２６でカウント値ＣＡ（ＣＢ）とカウント値ＣＢ（Ｃ
Ａ）とが一致しない場合は、Ｓ３に戻ってカウント値Ｃ
ＡをシステムＢに転送し、カウント値ＣＡ，ＣＢが一致
するまでルーチンを繰り返す。

【００３４】このようにシステムＡのカウント値ＣＡが
システムＢのカンウト値ＣＢより大きい場合は、プログ
ラム実行の進行でシステムＡでのカウント値ＣＡとシス
テムＢでのカンウト値ＣＢに一致するまでシステムＡが
待機状態に設定される。

【００３５】このように、この実施形態では、システム
Ａ，Ｂでのプログラムの実行の進行状態を示すカウント
値を転送し、このカウント値が等しいシステムＡ，Ｂで
のプログラム実行位置が一致した時点で、システムＡ，
Ｂでの割り込みを同期させて、その受け付けを行って実
行している。

【００３６】

【発明の効果】以上の説明から明らかなように、本発明
のデュアルシステムにおける割込同期装置によれば、割
込み要求があったときに、一方及び他方のシステムでの
プログラムの進行状態を示すカウント値が一致したとき
に割込みを実行し、またカウント値が一致しないとき
は、一方又は他方のシステムでのプログラムの進行を中
断して待機状態となり、待機後、一方又は他方のシステ
ムでのプログラム実行が進行して、カウント値が一致し
て一方及び他方のシステムの同期が確立した時点で割り
込み処理が実行される。

【００３７】この結果、従来のようにプログラム中に一
定間隔で同期命令を配置する必要がなくなるためプログ
ラムの複雑化が回避される。また、この同期命令による
プログラム実行の遅延が生じなくなる。さらに、任意の
時点で割り込み処理可能であるため、割り込み処理の自
由度が得られる。すなわち、処理実行速度の低下及び割
り込み応答性の悪化を招くことなく、割り込み同期処理
が可能になる。

【図面の簡単な説明】

【図１】本発明のデュアルシステムにおける割込同期装
置の構成を示すブロック図である。

【図２】実施形態の動作の処理手順を示すフローチャー
トである。

【図３】従来のデュアルシステムにおける割込同期装置
の構成を示すブロック図である。

【符号の説明】

１１，２１ 制御部 １３，２３ レジスタ １２，２２ カウンタ １４，２４ 比較器 １５，１６，２５，２６ ＯＲゲート ２０ 共有メモリ Ａ，Ｂ システム

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一方及び他方のシステムで実行される各
   プログラムの同一タイミングで割り込み処理を実行する
   ためのデュアルシステムにおける割込同期装置におい
   て、前記一方及び他方のシステムが、それぞれ、 自システム内のプログラムの進行状態を示すカウント値
   を出力する計数手段と、 他システム内のプログラムの進行状態を示すカウント値
   を保持する保持手段と、 前記計数手段で計数された前記自システムのカウント値
   と前記保持手段で保持された前記他システムのカウント
   値とを比較する比較手段と、 割込み要求があったときは、前記比較手段により、前記
   自システム内のプログラムの進行状態を示すカウント値
   と前記他システム内のプログラムの進行状態を示すカウ
   ント値とが一致したときに、前記自システム及び前記他
   システムで実行される前記割込みを許可する制御手段と
   を具備したことを特徴とするデュアルシステムにおける
   割込同期装置。
2. 【請求項２】 前記自システムの前記カウント値が前記
   他システムの前記カンウト値より小さいときは、前記自
   システムでプログラムを実行するとともに前記他システ
   ムでプログラムを中断し、前記自システムの前記カウン
   タ値と前記他システムの前記カウンタ値とが一致したと
   きに前記割込みを許可し、 前記自システムの前記カウント値が前記他システムの前
   記カンウト値より大きいときは、前記自システムでプロ
   グラムを中断するとともに前記他システムでプログラム
   を実行し、前記自システムの前記カウンタ値と前記他シ
   ステムの前記カウンタ値とが一致したときに前記割込み
   を許可することを特徴とする請求項１記載のデュアルシ
   ステムにおける割込同期装置。