JP2003131890A - 割込み制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 割込み要求信号を任意のタイミングで発生さ
せ、ソフトウェア処理の負荷を低減する割込み制御装置
を提供する。 【解決手段】 ベクタ１は、割込み要求信号を生成する
割込み発生回路１０１、割込み要求信号を分周及び／又
は逓倍する分周・逓倍回路１０２、個別の割込み要求信
号を受理する個別割込み受理回路１０３、及び個別割込
み受理回路１０４を備えて構成される。割込み発生回路
１０１で発生した割込み要求信号は、分周・逓倍回路１
０２で分周及び／又は逓倍されることで割込み要求信号
の発生周期が変化し、任意のタイミングでＣＰＵコア１
１１に対して割込みを発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サに対して割込み制御を行う割込み制御装置に関する。

【０００２】

【従来の技術】割込み処理とは、ＣＰＵ（マイクロプロ
セッサ）に現在実行中の処理ルーチンよりも優先レベル
の高い処理を行うことが要求された場合、あるいは処理
を何らかの外部的なタイミングに従って行う必要がある
場合に行われる。一般に、マイクロコンピュータに接続
される周辺装置で発生した割込み要求信号は、割込み制
御装置を介してＣＰＵに送出される。割込み要求信号を
受理したＣＰＵは、現在実行中のプログラムを終了して
から、別のプログラムの実行を開始するという動作を行
っている。

【０００３】図６は、従来の割込み制御装置の構成を示
すブロック図である。同図に示したブロック図は、Ｎ個
（Ｎは任意の自然数）の割込み要因が受理可能な例であ
る。ベクタ１は、割込み要求信号を生成する割込み発生
回路６０１及びその割込み要求信号を受理する個別割込
み受理回路６０３を備え、割込み発生回路６０１はマイ
クロコンピュータに接続される周辺装置（以下、周辺装
置と呼ぶ）内に設けられている。同様に各ベクタ（ベク
タ２からベクタＮ）においても、割込み発生回路６０
４、６０７及び個別割込み受理回路６０６、６０９がそ
れぞれ備えられる。さらに、マイクロコンピュータのＣ
ＰＵコア６１１の中に設けられ、各ベクタからの割込み
要求信号をまとめて受理する割込み受理回路６１０を備
えて構成される。

【０００４】図７は、図６に示したベクタ１及びＣＰＵ
コア６１１の構成を詳細に示したブロック図である。同
図に示したブロック図において、割込み発生回路６０１
は、クロックセレクタ７０１、割込み間隔が設定された
タイマバッファ７０２、及びバイナリカウンタ７０３を
備え、個別割込み受理回路６０３は、割込み優先レベル
が設定されている割込み制御レジスタ７１３及び割込み
デコーダ７１４を備え、ＣＰＵコア６１１は、マイクロ
プロセッサの状態を表すカウンタであるＰＳＷ（プロセ
ッサステータスワード）７１８及び各ベクタからの個別
割込み要求信号とＰＳＷ７１８に設定されているマスク
レベルに基づいて割込みレベルの優先順位を判定する割
込みレベル判定回路７１７を備えて構成される。同図に
示したｆｓｓはＣＰＵのタイマ機能のカウントを行うク
ロックであり、このクロックはＣＰＵコアから供給され
る。また、ＴＣＥは、周辺装置に対してタイマ機能の動
作許可又は不許可を制御する信号である。

【０００５】次に、図７に示したブロック図を参照にし
て、周辺装置からＣＰＵコアに対して割込みが行われる
までの動作を説明する。まず、周辺装置内に設けられた
割込み発生回路６０１において、クロックセレクタ７０
１で選択されたクロックによりバイナリカウンタ７０３
がカウントを開始し、オーバフロー又はアンダフローを
起こすと、割込み要求信号７０４が発生する。割込み要
求信号７０４が発生すると、バイナリカウンタ７０３に
は、タイマバッファ７０２に設定された割込み間隔値が
ロードされ、その割込み間隔毎にバイナリカウンタ７０
３がオーバフロー又はアンダフローを起こし、割込み要
求信号７０４が発生する。この割込み要求信号７０４は
割込み制御レジスタ７１３に入力され、割込み制御レジ
スタ７１３には割込み要求があったことを示す割込み要
求フラグがセットされる。

【０００６】次いで、割込み制御レジスタ７１３に設定
されている割込み優先レベル及び割込みデコーダ７１４
の出力結果により、ベクタ１の周辺装置で発生した割込
み要因の割込み優先レベルの判定が行われる。ここで、
例えば、タイマ割込みとシリアル割込みが同時に発生し
た場合は、割込み制御レジスタ７１３に設定された割込
み優先レベルによって、どちらの割込み要求信号を優先
するかが決定される。そして、割込み優先レベルの高い
割込み要求信号がＣＰＵコア６１１に送出される。他の
各ベクタ（ベクタ２からベクタＮ）についても、割込み
要因が発生した場合は、同様に割込み要求信号が生成さ
れてＣＰＵコア６１１に送出される。

【０００７】ＣＰＵコア６１１では、割込みレベル判定
回路７１７が、ＰＳＷ７１８に設定されているマスクレ
ベル（割込み要因発生前に行っていた処理の優先レベ
ル）と、各ベクタから送出された割込み要求信号の割込
み優先レベルとを比較する。その結果、ＣＰＵコア６１
１は、ＰＳＷ７１８に設定されているマスクレベルより
も優先レベルが高い割込み要求信号である場合に、その
割込み要求信号を受理し、割込み要因に割り当てられた
ベクタアドレスに分岐して割込み処理を実行する。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
従来技術では、ＣＰＵコア６１１に送出される割込み要
求信号は、マイクロコンピュータに接続される周辺装置
などのハードウェア構成によって決定されてしまう。即
ち、割込み発生回路としてタイマ機能及びシリアル機能
の２種類を内蔵したマイクロコンピュータを考えると、
２つの割込み要因が発生することになるが、タイマ割込
みをもう１要因増やしたい場合は、割込み要因が不足す
るため、タイマ機能を２つ内蔵したマイクロコンピュー
タを新規に設計する必要がある。この場合は、マイクロ
コンピュータのハードウェア構成を増やす必要があるた
め、コストが増大するという問題がある。又、既存のマ
イクロコンピュータの場合は、ソフトウェアによって割
込み要求信号を分周することで割込み要因を増やす必要
があるが、この場合は、ソフトウェアの処理ステップ数
によって処理遅れが発生するなどの問題点があった。

【０００９】さらに、タイマ機能等、割込み発生回路６
０１から入力される割込み要求信号による処理には、高
速な応答が必要な処理と、次の割込み要求までに実行す
ればよい処理とがある。しかしながら上記従来の技術で
は、割込み要求信号は、割込み発生回路６０１からのタ
イミング（バイナリカウンタ７０３のオーバフロータイ
ミング）により一義的に決定されているため、ＣＰＵの
稼働効率上好ましくないという問題点があった。

【００１０】また、上記の問題点を解決するものとし
て、タイマバッファ７０２に設定されている割込み間隔
値を割込み処理の中でソフトウェアにより書き換える方
法がある。しかし、近年のマイクロコンピュータの１チ
ップ化に伴い、割込み処理内で行う処理が増加してお
り、割込み要因が重複した場合に処理時間のオーバヘッ
ドが発生するという問題点があった。

【００１１】本発明は、上記従来の問題点を解決する為
のものであり、割込み要求信号を任意のタイミングで発
生させ、ソフトウェア処理の負荷を低減する割込み制御
装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の割込み制御装置
は、割込み発生回路（割込み発生回路１０１）で所定の
タイミングにより発生した第１の割込み要求信号（割込
み要求信号２０４）を分周と逓倍の少なくともどちらか
一方を行う分周逓倍回路（分周・逓倍回路１０２）を備
え、前記第１の割込み要求信号又は前記第１の割込み要
求信号が分周と逓倍の少なくともどちらか一方を行われ
て発生する第２の割込み要求信号（割込み要求信号２１
０）をマイクロプロセッサ（ＣＰＵコア１１１）に送出
することで、マイクロプロセッサに対して割込みを発生
させることを特徴とする。

【００１３】本発明によれば、第１の割込み要求信号を
分周と逓倍の少なくともどちらか一方を行うことで、第
２の割込み要求信号を発生させることができ、マイクロ
プロセッサに対する割込みの発生タイミングを任意に設
定することができる。

【００１４】また、前記第２の割込み要求信号により、
周辺装置で発生した割込み要因の割込み優先レベルを再
設定する割込み優先レベル設定回路（割込み制御レジス
タバッファ２１２）を備える構成としてもよい。

【００１５】本発明によれば、周辺装置で発生する割込
み要因の割込み優先レベルを任意に設定でき、割込み要
因が重複した場合でも、割込み処理時間のオーバヘッド
を軽減することができる。

【００１６】さらに、前記第１の割込み要求信号を、前
記第２の割込み要求信号に割り当てられたベクタアドレ
スとは異なるベクタアドレスに分岐させる分岐回路（個
別割込み受理回路４０１）を備えた構成としてもよい。

【００１７】本発明によれば、割込みベクタアドレスを
分離することができる。このため、割込み発生回路のハ
ードウェア構成を追加することなく、割込み要因を増や
すことができる。

【００１８】また、本発明では、上記のいずれかに記載
の割込み制御装置を備えてなるマイクロコンピュータを
提供する。

【００１９】本発明によれば、マイクロコンピュータに
おけるソフトウェア処理が軽減されると共に、マイクロ
プロセッサの稼働効率を向上させることができる。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 （第一実施形態）図１は、本発明の第一実施形態に係る
割込み制御装置の構成を示すブロック図である。同図に
示したブロック図は、Ｎ個（Ｎは任意の自然数）の割込
み要因が受理可能な例である。ベクタ１は、割込み要求
信号を生成する割込み発生回路１０１、該割込み要求信
号を分周する、逓倍する、又は、分周及び逓倍する（以
下、分周及び／又は逓倍と省略する）分周・逓倍回路１
０２、及び個別の割込み要求信号を受理する個別割込み
受理回路１０３を備えて構成され、割込み発生回路１０
１はマイクロコンピュータの周辺装置内に設けられてい
る。

【００２１】同様に、各ベクタ（ベクタ２からベクタ
Ｎ）においても、割込み発生回路１０４、１０７、分周
・逓倍回路１０５、１０８、及び個別割込み受理回路１
０６、１０９から構成される。このように本実施形態の
割込み制御装置はＮ個の割込み要因に相当する回路を有
し、各ベクタからの割込み要求信号がＣＰＵコア１１１
内の割込み受理回路１１０で受理され、割込み要求信号
の優先レベルの判定が行われてから割込み処理が実行さ
れる。

【００２２】図２は、図１に示したベクタ１及びＣＰＵ
コア１１１の構成を詳細に示したブロック図である。同
図において割込み発生回路１０１は、クロックセレクタ
２０１、割込み間隔が設定されたタイマバッファ２０
２、及びバイナリカウンタ２０３を備え、分周・逓倍回
路１０２は、割込み要求信号２０４を逓倍する逓倍回路
２０５、信号を選択するセレクタ２０６、セレクタ２０
９、カウンタ２０７、及びカウンタ２０７のカウント値
を設定可能な比較器２０８を備え、個別割込み受理回路
１０３は、割込み制御レジスタバッファ２１２、割込み
制御レジスタ２１３、及び割込みデコーダ２１４を備
え、割込み制御レジスタバッファ２１２及び割込み制御
レジスタ２１３にはそれぞれ異なる割込み優先レベルが
設定されている。ＣＰＵコア１１１は、各ベクタからの
割込み要求信号の割込み優先レベルを比較し判定する割
込みレベル判定回路２１７及び割込み要因発生前に行っ
ていた処理情報を保持しているＰＳＷ２１８を備えて構
成される。

【００２３】次に、図２に示したブロック図を参照にし
て、周辺装置からＣＰＵコアに対して割込みが行われる
までの動作を説明する。まず、周辺装置内に設けられた
割込み発生回路１０１において、クロックセレクタ２０
１で選択されたクロックによりバイナリカウンタ２０３
がカウントを開始し、オーバフロー又はアンダフローを
起こすと、割込み要求信号２０４が発生する。割込み要
求信号２０４が発生すると、バイナリカウンタ２０３に
はタイマバッファ２０２に設定された割込み間隔値がロ
ードされ、その割込み間隔毎にバイナリカウンタ２０３
がオーバフロー又はアンダフローを起こし、割込み要求
信号２０４が発生する。

【００２４】発生した割込み要求信号２０４は、逓倍回
路２０５により予め設定された倍率で逓倍が行われる。
次いで、セレクタ２０６によって逓倍された割込み要求
信号と逓倍されない割込み要求信号２０４のいずれかが
選択される。カウンタ２０７はセレクタ２０６で選択さ
れた割込み要求信号が入力されるとカウントを開始し、
カウント値が比較器２０８に設定された値と一致した場
合に、分周及び／又は逓倍された割込み要求信号２１０
が生成される。尚、逓倍された割込み要求信号をカウン
タ２０７及び比較器２０８を用いて１分周することで、
逓倍のみされた割込み要求信号が得られる。

【００２５】又、逓倍回路２０５はバイナリカウンタ２
０３の各ビットのオーバフロー信号を用いるため、バイ
ナリカウンタ２０３のビット長に応じた逓倍が可能であ
り、また割込み要因が同期シリアルの場合等はシリアル
クロックを用いればよいため、回路構成を容易にするこ
とができる。

【００２６】次に、セレクタ２０９は、分周及び／又は
逓倍された割込み要求信号２１０と割込み要求信号２０
４のいずれで割込み受理を行うかを選択する。そして、
セレクタ２０９で選択された割込み要求信号により、割
込み制御レジスタ２１３に割込み要求があったことを示
す割込み要求フラグがセットされる。割込み要求フラグ
がセットされると、割込み制御レジスタ２１３に設定さ
れている割込み優先レベル及び割込みデコーダ２１４の
出力結果により、ベクタ１の周辺装置で発生した割込み
要因の割込み優先レベルの判定が行われる。そして、セ
レクタ２０９で選択された割込み要求信号はＣＰＵコア
１１１に送出される。他の各ベクタ（ベクタ２からベク
タＮ）についても、割込み要因が発生した場合は、同様
に割込み要求信号が生成されてＣＰＵコア１１１に送出
される。

【００２７】ＣＰＵコア１１１では、割込みレベル判定
回路２１７が、ＰＳＷ２１８に設定されているマスクレ
ベル（割込み要因発生前に行っていた処理の優先レベ
ル）と、各ベクタから送出された割込み要求信号の割込
み優先レベルとを比較する。その結果、ＣＰＵコア１１
１は、ＰＳＷ２１８に設定されているマスクレベルより
も優先レベルが高い割込み要求信号である場合に、その
割込み要求信号を受理し、割込み要因に割り当てられた
ベクタアドレスに分岐して割込み処理を行う。

【００２８】ここで、割込み要求信号が分周又は逓倍さ
れた場合の割込みタイミングについて、図３を参照して
説明する。図３は、バイナリカウンタ２０３におけるク
ロックのカウント状態と割込み要求信号２０４及び割込
み要求信号２１０の各割込みタイミングとの関係を示す
図である。

【００２９】図３に示した図において、割込みタイミン
グ３０１、３０３、及び３０５はバイナリカウンタ２０
３のオーバフロータイミング（従来の割込み制御装置の
割込みタイミング）である。又、割込みタイミング３０
１から３０５は逓倍回路２０５を２逓倍に設定された場
合に割込み要求信号が発生するタイミングである。さら
に、割込みタイミング３０１及び３０５はカウンタ２０
７と比較器２０８により割込み要求信号２０４が２分周
となるように設定された場合に割込み要求信号が発生す
るタイミングである。

【００３０】図３を見て分かるように、割込み要求信号
２０４と割込み要求信号２１０とは、割込みタイミング
３０１及び３０５では同時に発生することになってしま
う。本実施形態では、このように同時に割込み要求信号
が発生した場合に、各割込み要求信号の割込み優先レベ
ルを再設定することで割込み要求信号を制御している。
以下にその動作を説明する。

【００３１】分周及び／又は逓倍された割込み要求信号
２１０は、割込み要求信号２０４とＯＲ回路によりマス
クされて割込み制御レジスタ書換え信号２１１を生成す
る。この割込み制御レジスタ書き換え信号２１１によ
り、割込み制御レジスタバッファ２１２から割込み制御
レジスタ２１３への書換えが行われ、割込み優先レベル
が再設定される。

【００３２】例えば、割込み制御レジスタ書換え信号２
１１により、割込み要求信号２１０の割込み優先レベル
が割込み要求信号２０４よりも低く設定された場合は、
割込み要求信号２０４が優先的にＣＰＵコア１１１へ送
出される。一方、割込み要求信号２１０の割込み優先レ
ベルが割込み要求信号２０４よりも高く設定された場合
は、割込み要求信号２１０が優先的にＣＰＵコア１１１
へ送出される。又、割込み制御レジスタ書換え信号２１
１により、割込み制御レジスタ２１３にセットされてい
る割込み制御フラグをリセットすることで、割込み要求
信号を制御することも可能である。

【００３３】以上説明したように、本実施形態によれ
ば、バイナリカウンタ２０３のオーバフロータイミング
によって生成される割込み要求信号２０４及びこの割込
み要求信号２０４を分周及び／又は逓倍して生成される
割込み要求信号２１０により、割込み要求信号が任意の
タイミングで発生する。このため、ソフトウェアではな
くハードウェアを用いて分周及び／又は逓倍を行うた
め、ソフトウェア処理の負荷を軽減することができる。
また、割込み要求信号を任意のタイミングで発生させる
ことができるため、周辺装置のハードウェア構成を追加
することなく割込み要因を増やすことができ、割込み要
因を増やした周辺装置を安価に提供することができる。

【００３４】また、本実施形態によれば、分周及び／又
は逓倍された割込み要求信号２１０と割込み要求信号２
０４により、割込み制御レジスタ２１３に設定されてい
る割込み優先レベルを変更することができる。このた
め、割込み要求信号が重複した場合でも、割込み要求信
号２１０と割込み要求信号２０４をそれぞれ異なる割込
み優先レベルに設定することで、処理時間のオーバヘッ
ドを軽減することができる。また、従来はソフトウェア
で設定されていた割込み優先レベルを、分周及び／又は
逓倍された割込み要求信号２１０と割込み要求信号２０
４で再設定できるため、ソフトウェアの負荷を軽減でき
る。

【００３５】又、シリアル割込み等の外部割込み要因の
場合、一定時間内に処理を終了させる必要があるが、本
実施形態によれば、割込み要求信号を逓倍し、処理を分
割することができるため、ソフトウェア設計時の負担を
軽減できる。

【００３６】（第二実施形態）図４は、本発明の第二実
施形態に係る割込み制御装置の構成を示すブロック図で
ある。同図に示した構成は、図１に示したブロック図の
各ベクタに、個別割込み受理回路４０１、４０２、及び
４０３を新たに追加した以外は、図１と同様であるた
め、同様の構成には同一符号を付して説明を省略する。

【００３７】図５は、図４に示したベクタ１及びＣＰＵ
コア１１１の構成を詳細に示したブロック図である。こ
こでも、図２と同様の構成には同一符号を付して説明を
省略する。同図に示したブロック図において、５１５は
割込み優先レベルが設定された割込み制御レジスタ、５
１６は割込みデコーダである。

【００３８】以下、図５に示したブロック図を参照にし
て、周辺装置からＣＰＵコアに対して割込みが行われる
までの動作を説明する。セレクタ２０６及びセレクタ２
０９で選択されなかった割込み要求信号２０４は個別割
込み受理回路４０１のブロックへと分岐し、割込み制御
レジスタ５１５に割込み要求があったことを示す割込み
要求フラグがセットされる。次いで、割込み制御レジス
タ５１５に設定されている割込み優先レベル及び割込み
デコーダ５１６の出力結果により、ベクタ１の周辺装置
で発生した割込み要因の割込み優先レベルの判定が行わ
れる。そして、割込み要求信号２０４はＣＰＵコア１１
１に送出される。

【００３９】セレクタ２０９は、割込み制御レジスタに
２１３に設定されている割込み優先レベルを変更すると
きに、割込み要求信号２１０を選択する。そうすること
で、割込み要求信号２０４は個別割込み受理回路４０１
のブロックに分岐する。即ち、割込み制御レジスタ２１
３に設定されている割込み優先レベルが変更されること
で、割込み要求信号２０４は個別割込み受理回路４０１
に分岐し、割込みベクタアドレスを２つに分離させるこ
とが可能となる。

【００４０】以上説明したように、本実施形態によれ
ば、個別割込み受理回路を２つ備え、割込み制御レジス
タ２１３に設定されている割込み優先レベルが変更され
ることで、割込みベクタアドレスを分離することが可能
となり、１つの割込み発生回路から、同時に２つの割込
み要求信号をＣＰＵコア１１１に送出することができ
る。従って、周辺装置のハードウェア構成を追加するこ
となく、割込み要因の数を増やすことができ、安価な周
辺装置を提供することができる。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
割込み要求信号を任意のタイミングで発生させ、ソフト
ウェア処理の負荷を低減する割込み制御装置を提供する
ことが可能となる。

【図面の簡単な説明】

【図１】 第一実施形態に係る割込み制御装置の構成を
示すブロック図。

【図２】 図１に示したベクタ１及びＣＰＵコア１１１
の構成を詳細に示したブロック図。

【図３】 バイナリカウンタ２０３におけるクロックの
カウント状態と割込み要求信号２０４及び割込み要求信
号２１０の各割込みタイミングとの関係を示す図。

【図４】 第二実施形態に係る割込み制御装置の構成を
示すブロック図。

【図５】 図４に示したベクタ１及びＣＰＵコア１１１
の構成を詳細に示したブロック図。

【図６】 従来の割込み制御装置の構成を示すブロック
図。

【図７】 図６に示したベクタ１及びＣＰＵコア６１１
の構成を詳細に示したブロック図。

【符号の説明】

１０１、１０４、１０７、６０１、６０４、６０７ 割
込み発生回路 １０２、１０５、１０８ 分周・逓倍回路 １０３、１０６、１０９、４０１、４０２、４０３、６
０３、６０６、６０９個別割込み受理回路 １１０、６１０ 割込み受理回路 １１１、６１１ ＣＰＵコア ２０１、２０６、２０９、７０１ セレクタ ２０２、７０２ タイマバッファ ２０３、７０３ バイナリカウンタ ２０４、７０４ 割込み要求信号 ２０５ 逓倍回路 ２０７ カウンタ ２０８ 比較器 ２１０ 分周及び／又は逓倍された割込み要求信号 ２１２ 割込み制御レジスタバッファ ２１３、５１５、７１３ 割込み制御レジスタ ２１４、５１６、７１４ 割込みデコーダ ２１７、７１７ 割込みレベル判定回路 ２１８、７１８ ＰＳＷ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 割込み発生回路で所定のタイミングによ
   り発生した第１の割込み要求信号を分周と逓倍の少なく
   ともどちらか一方を行う分周逓倍回路を備え、前記第１
   の割込み要求信号又は前記第１の割込み要求信号が分周
   と逓倍の少なくともどちらか一方を行われて発生する第
   ２の割込み要求信号をマイクロプロセッサに送出するこ
   とで、マイクロプロセッサに対して割込みを発生させる
   ことを特徴とする割込み制御装置。
2. 【請求項２】 前記第２の割込み要求信号により、周辺
   装置で発生した割込み要因の割込み優先レベルを再設定
   する割込み優先レベル設定回路を備えたことを特徴とす
   る請求項１記載の割込み制御装置。
3. 【請求項３】 前記第１の割込み要求信号を、前記第２
   の割込み要求信号に割り当てられたベクタアドレスとは
   異なるベクタアドレスに分岐させる分岐回路を備えたこ
   とを特徴とする請求項１又は請求項２記載の割込み制御
   装置。
4. 【請求項４】 請求項１乃至請求項３のいずれか１項記
   載の割込み制御装置を備えたマイクロコンピュータ。