JPH06103465B2 - 割込み制御装置 - Google Patents
割込み制御装置Info
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- JPH06103465B2 JPH06103465B2 JP62114329A JP11432987A JPH06103465B2 JP H06103465 B2 JPH06103465 B2 JP H06103465B2 JP 62114329 A JP62114329 A JP 62114329A JP 11432987 A JP11432987 A JP 11432987A JP H06103465 B2 JPH06103465 B2 JP H06103465B2
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- JP
- Japan
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- interrupt
- level
- factor
- priority
- output
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、プロセッサシステムの割込み制御装置に係
り、特にマイクロプロセッサシステムで多割込みレベ
ル、多割込みチャンネルをサポートする場合に好適な割
込み制御装置に関する。
り、特にマイクロプロセッサシステムで多割込みレベ
ル、多割込みチャンネルをサポートする場合に好適な割
込み制御装置に関する。
［従来の技術］ 多重割込みが起こった場合、１度優先判定を行なった後
は割込み処理が受付けられるまでそれを更新しないこと
により、回路規模の縮小を図る方法と、要求のある要因
をすべて登録しておくことによりプロセッサが割込み処
理を受付けはじめてから割込み要因を認知するまでの応
答時間を短縮する方法とがある。前者に関連する技術と
して特開昭57−113148号、後者に関連する技術として特
開昭60−39247号が挙げられる。
は割込み処理が受付けられるまでそれを更新しないこと
により、回路規模の縮小を図る方法と、要求のある要因
をすべて登録しておくことによりプロセッサが割込み処
理を受付けはじめてから割込み要因を認知するまでの応
答時間を短縮する方法とがある。前者に関連する技術と
して特開昭57−113148号、後者に関連する技術として特
開昭60−39247号が挙げられる。
［発明が解決しようとする問題点］ 上記従来技術のうち割込み優先判定の結果を更新しない
技術では、後発の要求がより優先順位の高いレベルであ
る場合についての配慮がされておらず、プロセッサが割
込みを受付ける時点での優先判定では、そのより優先順
位の高いレベルの割込み処理を実行すべきであるのにも
拘らず、低レベルの割込み処理が選択されてしまう不都
合があるという問題があった。
技術では、後発の要求がより優先順位の高いレベルであ
る場合についての配慮がされておらず、プロセッサが割
込みを受付ける時点での優先判定では、そのより優先順
位の高いレベルの割込み処理を実行すべきであるのにも
拘らず、低レベルの割込み処理が選択されてしまう不都
合があるという問題があった。
また、要求のある要因をすべて登録しておく方法では、
割込みチャンネル数と同数のレジスタを用意しなければ
ならず、割込みチャンネル数が多い場合、回路が大規模
なものになってしまうという問題があった。
割込みチャンネル数と同数のレジスタを用意しなければ
ならず、割込みチャンネル数が多い場合、回路が大規模
なものになってしまうという問題があった。
本発明の目的は、上記問題点を解決し、要因をプロセッ
サに通知する応答速度をほとんど損なうことなく正しい
最優先の要因を通知し、回路規模を小さくすることにあ
る。
サに通知する応答速度をほとんど損なうことなく正しい
最優先の要因を通知し、回路規模を小さくすることにあ
る。
［問題点を解決するための手段］ 上記目的を達成するために、本発明は、第1A図に示すよ
うに、 割込み認知サイクルで割込み認知レベルを出力するプロ
セッサに対する割込み制御装置において、 複数の割込み要求信号を受け、最優先の割込み要求を判
定する割込み優先判定手段と、 該優先判定手段の出力である割込み優先レベルを格納
し、上記プロセッサに与える割込みレベル保持手段と、 上記最優先の割込み要求信号に対応する割込み要因を発
生する割込み要因発生手段と、 上記割込み要因を格納する割込み要因保持手段と、 上記割込みレベル保持手段の入出力を比較し、両者が異
なるとき上記割込みレベル保持手段の内容をその入力で
更新するとともに、上記割込みレベル保持手段の出力と
上記割込み認知レベルとを比較し、両者が異なるとき上
記割込み要因保持手段の内容を上記割込み認知レベルで
更新する更新手段とを備えるようにしたものである。
うに、 割込み認知サイクルで割込み認知レベルを出力するプロ
セッサに対する割込み制御装置において、 複数の割込み要求信号を受け、最優先の割込み要求を判
定する割込み優先判定手段と、 該優先判定手段の出力である割込み優先レベルを格納
し、上記プロセッサに与える割込みレベル保持手段と、 上記最優先の割込み要求信号に対応する割込み要因を発
生する割込み要因発生手段と、 上記割込み要因を格納する割込み要因保持手段と、 上記割込みレベル保持手段の入出力を比較し、両者が異
なるとき上記割込みレベル保持手段の内容をその入力で
更新するとともに、上記割込みレベル保持手段の出力と
上記割込み認知レベルとを比較し、両者が異なるとき上
記割込み要因保持手段の内容を上記割込み認知レベルで
更新する更新手段とを備えるようにしたものである。
本発明の一実施態様として、上記割込みレベル保持手段
および上記割込み要因保持手段は、それぞれレジスタで
ある。
および上記割込み要因保持手段は、それぞれレジスタで
ある。
本発明の他の実施態様として、上記更新手段は、上記割
込みレベル保持手段の入出力を比較する優先レベルコン
パレータと、上記割込みレベル保持手段の出力と上記割
込み認知レベルとを比較する割込みレベルコンパレータ
とを有する。
込みレベル保持手段の入出力を比較する優先レベルコン
パレータと、上記割込みレベル保持手段の出力と上記割
込み認知レベルとを比較する割込みレベルコンパレータ
とを有する。
［作用］ 本発明は、割込み要因のレジスタをチャンネルごとの要
求の有無を保持する方式ではなく、最優先レベルの要因
を記憶する方式とし、必要に応じて更新するようにし
た。
求の有無を保持する方式ではなく、最優先レベルの要因
を記憶する方式とし、必要に応じて更新するようにし
た。
優先レベル保持手段は、常に最優先のレベルを保持する
ように、最優先の判定が変更されるたびに更新するよう
に動作する。それによって、プロセッサが割込みを認知
するサイクルに入ったとき、その時点での最優先レベル
を出力しているようになるので、より高い優先レベルが
あるにも拘らず、低い優先レベルの要因を選択すること
がない。
ように、最優先の判定が変更されるたびに更新するよう
に動作する。それによって、プロセッサが割込みを認知
するサイクルに入ったとき、その時点での最優先レベル
を出力しているようになるので、より高い優先レベルが
あるにも拘らず、低い優先レベルの要因を選択すること
がない。
割込み要因保持手段は、プロセッサが割込み処理を開始
するとき、プロセッサが処理対象として示している割込
みレベルと、優先レベル保持手段の内容とが異なったと
きに、要求中の割込みの中でプロセッサの示す割込みレ
ベルと等しい優先レベルの割込み要因を検索して、更新
するように動作する。それによって、プロセッサに処理
中の割込み要因の優先レベルを誤って認識させることが
ない。この更新が必要となる可能性があるのは、プロセ
ッサの認知サイクルの直前で優先レベルレジスタの内容
が更新されたときで、プロセッサが処理対象の優先レベ
ルとして更新される前のレベルを指定した場合であり、
これはかなり稀なケースである。このため、この割込み
要因保持手段の更新が起きて応答の遅延が生ずることは
極めて少なく、通常のプロセスを実行する時間全体のう
ちでの、割込み処理の応答性能はほとんど損なわれな
い。
するとき、プロセッサが処理対象として示している割込
みレベルと、優先レベル保持手段の内容とが異なったと
きに、要求中の割込みの中でプロセッサの示す割込みレ
ベルと等しい優先レベルの割込み要因を検索して、更新
するように動作する。それによって、プロセッサに処理
中の割込み要因の優先レベルを誤って認識させることが
ない。この更新が必要となる可能性があるのは、プロセ
ッサの認知サイクルの直前で優先レベルレジスタの内容
が更新されたときで、プロセッサが処理対象の優先レベ
ルとして更新される前のレベルを指定した場合であり、
これはかなり稀なケースである。このため、この割込み
要因保持手段の更新が起きて応答の遅延が生ずることは
極めて少なく、通常のプロセスを実行する時間全体のう
ちでの、割込み処理の応答性能はほとんど損なわれな
い。
［実施例］ 以下、本発明による割込み制御装置の一実施例を第1B図
と第２図とにより説明する。
と第２図とにより説明する。
第1B図は、デバイス側からの割込み要求の発生を割込み
レベル402の値が０でない値をとることで識別し、割込
み処理のサーヴィス開始時に割込みアクノレッジサイク
ルを表わす信号403を発生し、処理対象の割込みレベル
を割込みアクノレッジレベル404として出力し、処理プ
ログラムを選択するために割込み要因に対応したベクタ
番号401を取得する方式のマイクロプロセッサ（例え
ば、モトローラ社製68000型）をターゲットとした、本
発明の実施例のブロック図である。
レベル402の値が０でない値をとることで識別し、割込
み処理のサーヴィス開始時に割込みアクノレッジサイク
ルを表わす信号403を発生し、処理対象の割込みレベル
を割込みアクノレッジレベル404として出力し、処理プ
ログラムを選択するために割込み要因に対応したベクタ
番号401を取得する方式のマイクロプロセッサ（例え
ば、モトローラ社製68000型）をターゲットとした、本
発明の実施例のブロック図である。
第１図の装置は、割込み優先判定回路101、ベクタ番号
ジェネレータ102、割込みレベルレジスタ103、ベクタ番
号レジスタ104、優先レベルコンパレータ105、割込みレ
ベルコンパレータ106、セレクタ801、アンドゲート201
およびオアゲート206から成る。
ジェネレータ102、割込みレベルレジスタ103、ベクタ番
号レジスタ104、優先レベルコンパレータ105、割込みレ
ベルコンパレータ106、セレクタ801、アンドゲート201
およびオアゲート206から成る。
セレクタ801は、インバータ202およびゲート203〜205か
ら成り、アンドゲート201の出力に応じて信号501または
信号404（後述）のいずれかを選択する。
ら成り、アンドゲート201の出力に応じて信号501または
信号404（後述）のいずれかを選択する。
割込み優先判定部101は、優先レベルテーブルを内蔵し
ており、多チャンネルの割込み要求301に対し割込みレ
ベルを付加し、最優先レベル501を出力する。この優先
レベルテーブルには、割込み要因ごとに、プロセッサが
区別することのできる優先レベルの範囲、例えば７レベ
ルの中からある値が設定されており、プログラマブルで
ある。信号501は複数ビット（例えば３ビット）のデー
タであるが、図においては１本の信号線を表わしてい
る。以下の信号502、503、401、402、404および504につ
いても同様である。また、アンドゲート203は、信号501
のビット数に対応した個数必要とされるが、図では１個
で示している。他のゲート204および205についても同様
である。
ており、多チャンネルの割込み要求301に対し割込みレ
ベルを付加し、最優先レベル501を出力する。この優先
レベルテーブルには、割込み要因ごとに、プロセッサが
区別することのできる優先レベルの範囲、例えば７レベ
ルの中からある値が設定されており、プログラマブルで
ある。信号501は複数ビット（例えば３ビット）のデー
タであるが、図においては１本の信号線を表わしてい
る。以下の信号502、503、401、402、404および504につ
いても同様である。また、アンドゲート203は、信号501
のビット数に対応した個数必要とされるが、図では１個
で示している。他のゲート204および205についても同様
である。
セレクタ801は、割込みアクノレッジサイクル以外の通
常のプロセッササイクルでは、セレクタの出力503には
割込み優先判定結果信号501を選択している。オアゲー
ト205の出力503はベクタ番号ジェネレータ102と割込み
レベルレジスタ103とに、その時点での最優先レベル情
報として与えられる。
常のプロセッササイクルでは、セレクタの出力503には
割込み優先判定結果信号501を選択している。オアゲー
ト205の出力503はベクタ番号ジェネレータ102と割込み
レベルレジスタ103とに、その時点での最優先レベル情
報として与えられる。
ベクタ番号ジェネレータ102は、割込み要求のあったチ
ャンネルのうち、最優先のものに対応するベクタ番号を
出力する。ベクタ番号ジェネレータ102で生成されたベ
クタ番号は、割込み要因レジスタであるベクタ番号レジ
スタ104に格納される。これは、ベクタ番号ジェネレー
タ102が、割込み要因ごとにユニークなベクタ番号を生
成する方式をとっているため、最優先の割込み要因の格
納を行なったことに相当する。
ャンネルのうち、最優先のものに対応するベクタ番号を
出力する。ベクタ番号ジェネレータ102で生成されたベ
クタ番号は、割込み要因レジスタであるベクタ番号レジ
スタ104に格納される。これは、ベクタ番号ジェネレー
タ102が、割込み要因ごとにユニークなベクタ番号を生
成する方式をとっているため、最優先の割込み要因の格
納を行なったことに相当する。
割込みレベルレジスタ103の内容は割込みレベル402とし
てプロセッサに与えられる。プロセッサの割込み処理の
認知をするためのサイクル、すなわち割込み認知（アク
ノレッジ）サイクルは、この割込みレベル402を出力し
てから、命令単位の境界などの割込み処理サーヴィスを
受付けることのできるときに行なわれる。もし割込みア
クノレッジサイクルの開始前に、より優先レベルの高い
割込み要求が発生すると、割込み優先判定結果信号501
が変化し、信号503の値も変化するから、これと出力中
の割込みレベル402との比較をとるコンパレータ105の出
力604がドライブされ、割込みレベルレジスタ103のラッ
チ信号を発生し、その時点の最優先レベルに内容が更新
される。それと共に、ベクタ番号レジスタ104のラッチ
信号を発生し、ベクタ番号レジスタ104の内容が、新し
く発生した、より高い優先レベルの要求要因に対応する
ベクタ番号に更新される。
てプロセッサに与えられる。プロセッサの割込み処理の
認知をするためのサイクル、すなわち割込み認知（アク
ノレッジ）サイクルは、この割込みレベル402を出力し
てから、命令単位の境界などの割込み処理サーヴィスを
受付けることのできるときに行なわれる。もし割込みア
クノレッジサイクルの開始前に、より優先レベルの高い
割込み要求が発生すると、割込み優先判定結果信号501
が変化し、信号503の値も変化するから、これと出力中
の割込みレベル402との比較をとるコンパレータ105の出
力604がドライブされ、割込みレベルレジスタ103のラッ
チ信号を発生し、その時点の最優先レベルに内容が更新
される。それと共に、ベクタ番号レジスタ104のラッチ
信号を発生し、ベクタ番号レジスタ104の内容が、新し
く発生した、より高い優先レベルの要求要因に対応する
ベクタ番号に更新される。
割込みアクノレッジサイクルに入ると、信号403がドラ
イブされ、アンドゲート201の出力602にコンパレータ10
6の出力601が現われる。セレクタ801は、この値をセレ
クト条件として、割込みレベル情報503に、割込み優先
判定の結果信号501か、または割込みアクノレッジレベ
ル404かのいずれか一方を選択して与える。
イブされ、アンドゲート201の出力602にコンパレータ10
6の出力601が現われる。セレクタ801は、この値をセレ
クト条件として、割込みレベル情報503に、割込み優先
判定の結果信号501か、または割込みアクノレッジレベ
ル404かのいずれか一方を選択して与える。
コンパレータ106は、プロセッサの割込みアクノレッジ
レベル404と、割込みレベルレジスタ103に保持されてい
る最優先割込みレベル402との比較を行なうものであ
る。両者の値が互いに異なったとき、出力601を発生
し、アンドゲート201を介してその出力信号602がアサー
トされると共にインバータ202の出力信号602がネゲート
し、セレクタ801は割込みアクノレッジレベル404を選択
し、ベクタ番号ジェネレータ102にそれが与えられる。
ベクタ番号ジェネレータ102は、割込みアクノレッジレ
ベルに対応する割込み要求中の要因を検索し、それに対
応するベクタ番号504を生成する。一方、アンドゲート2
01の出力信号602により信号605がドライブされ、ベクタ
番号レジスタ104をラッチ駆動し、その内容401を上述の
生成されたベクタ番号504に更新する。
レベル404と、割込みレベルレジスタ103に保持されてい
る最優先割込みレベル402との比較を行なうものであ
る。両者の値が互いに異なったとき、出力601を発生
し、アンドゲート201を介してその出力信号602がアサー
トされると共にインバータ202の出力信号602がネゲート
し、セレクタ801は割込みアクノレッジレベル404を選択
し、ベクタ番号ジェネレータ102にそれが与えられる。
ベクタ番号ジェネレータ102は、割込みアクノレッジレ
ベルに対応する割込み要求中の要因を検索し、それに対
応するベクタ番号504を生成する。一方、アンドゲート2
01の出力信号602により信号605がドライブされ、ベクタ
番号レジスタ104をラッチ駆動し、その内容401を上述の
生成されたベクタ番号504に更新する。
割込みレベルレジスタ103の内容402と割込みアクノレッ
ジレベル404との内容が互いに異なることは稀であり、
ほとんどの場合これらは等しいので、ベクタ番号レジス
タ104に予め保持しておいたベクタ番号を割込みアクノ
レッジサイクル開始と共に速やかに出力し、プロセッサ
に認知させればよい。
ジレベル404との内容が互いに異なることは稀であり、
ほとんどの場合これらは等しいので、ベクタ番号レジス
タ104に予め保持しておいたベクタ番号を割込みアクノ
レッジサイクル開始と共に速やかに出力し、プロセッサ
に認知させればよい。
本実施例では、上述のように、ベクタ番号401と割込み
レベル402との出力タイミングと、割込みレベルレジス
タ103とベクタ番号レジスタ104とのラッチタイミングと
を制御するために、割込み要求信号301と割込みアクノ
レッジサイクル信号403とコンパレータ106の出力601お
よびコンパレータ105の出力604とを用いて状態遷移制御
を行なっている。その状態遷移を第２図に示す。
レベル402との出力タイミングと、割込みレベルレジス
タ103とベクタ番号レジスタ104とのラッチタイミングと
を制御するために、割込み要求信号301と割込みアクノ
レッジサイクル信号403とコンパレータ106の出力601お
よびコンパレータ105の出力604とを用いて状態遷移制御
を行なっている。その状態遷移を第２図に示す。
以下、第1B図と第２図とを用いて状態遷移を説明する。
割込み要求がないときのアイドル状態111から割込み要
求発生（条件IREQ）により受付状態112に移り、割込み
優先判定部101の遅延分を考慮した後に割込みレベルレ
ジスタ103と、ベクタ番号レジスタ104とをラッチ駆動す
る。受付状態112から待機状態113へは、受付状態112で
の処理終了後、無条件に移る。
求発生（条件IREQ）により受付状態112に移り、割込み
優先判定部101の遅延分を考慮した後に割込みレベルレ
ジスタ103と、ベクタ番号レジスタ104とをラッチ駆動す
る。受付状態112から待機状態113へは、受付状態112で
の処理終了後、無条件に移る。
待機状態113では、割込みレベル402を出力しながら、割
込みアクノレッジサイクル403がアサートされる（条件I
ACK）ことを待つ。待機している間に、より優先レベル
の高い割込み要求が発生すると、割込みレベルレジスタ
103の内容（LR）と、割込み優先判定部101の結果（LP）
とが異なる状態になり、コンパレータ105の出力604がド
ライブされるが、これにより待機状態113からレベル更
新状態115に移る。レベル更新状態115ではベクタ番号ジ
ェネレータ102の遅延が考慮された後に割込みレベルレ
ジスタ103とベクタ番号レジスタ104とをラッチし、その
内容を更新した後に待機状態113に戻る。割込みアクノ
レッジサイクル信号403がアサートされたとき、割込み
レベルレジスタ103の内容（LR）と、割込みアクノレッ
ジレベル404の値（La）とが等しければアクノレッジ状
態114に移り、異なればベクタ更新状態116に移る。
込みアクノレッジサイクル403がアサートされる（条件I
ACK）ことを待つ。待機している間に、より優先レベル
の高い割込み要求が発生すると、割込みレベルレジスタ
103の内容（LR）と、割込み優先判定部101の結果（LP）
とが異なる状態になり、コンパレータ105の出力604がド
ライブされるが、これにより待機状態113からレベル更
新状態115に移る。レベル更新状態115ではベクタ番号ジ
ェネレータ102の遅延が考慮された後に割込みレベルレ
ジスタ103とベクタ番号レジスタ104とをラッチし、その
内容を更新した後に待機状態113に戻る。割込みアクノ
レッジサイクル信号403がアサートされたとき、割込み
レベルレジスタ103の内容（LR）と、割込みアクノレッ
ジレベル404の値（La）とが等しければアクノレッジ状
態114に移り、異なればベクタ更新状態116に移る。
ベクタ更新状態116ではベクタ番号ジェネレータ102の遅
延分を考慮した時間の後にベクタ番号レジスタ104をラ
ッチし、内容を更新する。
延分を考慮した時間の後にベクタ番号レジスタ104をラ
ッチし、内容を更新する。
アクノレッジ状態114ではベクタ番号401を出力し、プロ
セッサが割込みアクノレッジサイクルを終了したことを
もってアイドル状態111に移る。多重割込みであれば、
ここでまた上記の遷移を開始するが、処理中の割込みの
優先レベルより高い優先レベルの割込み要求でない限
り、アクノレッジサイクルを発生しない機能がプロセッ
サにあるため、多重となっている要因が処理中の優先レ
ベルと同じレベル以下であれば、待機状態113にて当該
処理の終了まで待たされることになる。
セッサが割込みアクノレッジサイクルを終了したことを
もってアイドル状態111に移る。多重割込みであれば、
ここでまた上記の遷移を開始するが、処理中の割込みの
優先レベルより高い優先レベルの割込み要求でない限
り、アクノレッジサイクルを発生しない機能がプロセッ
サにあるため、多重となっている要因が処理中の優先レ
ベルと同じレベル以下であれば、待機状態113にて当該
処理の終了まで待たされることになる。
本実施例は、ベクタ番号ジェネレータを用いる方が、ベ
クタ番号テーブルを用意するより、はるかに回路規模が
小さくてできるような、多割込みチャンネルのシステム
での実施例であり、割込みアクノレッジサイクルに入っ
てから、割込みアクノレッジレベルを参照して毎回ベク
タ番号を生成するような従来方法と異なり、割込みアク
ノレッジサイクルで、いつも遅延を生じることはなく、
速やかな応答を可能とする。
クタ番号テーブルを用意するより、はるかに回路規模が
小さくてできるような、多割込みチャンネルのシステム
での実施例であり、割込みアクノレッジサイクルに入っ
てから、割込みアクノレッジレベルを参照して毎回ベク
タ番号を生成するような従来方法と異なり、割込みアク
ノレッジサイクルで、いつも遅延を生じることはなく、
速やかな応答を可能とする。
［発明の効果］ 本発明によれば、多割込みチャンネル、多レベルの割込
み制御を行なうとき、要因ごとの割込み要求発生テーブ
ルを用意することなく、割込み処理サーヴィス時に速や
かに最優先の割込み要因をプロセッサに通知できるの
で、回路規模の縮小と割込み応答性能の向上とを共に図
ることができるという効果がある。
み制御を行なうとき、要因ごとの割込み要求発生テーブ
ルを用意することなく、割込み処理サーヴィス時に速や
かに最優先の割込み要因をプロセッサに通知できるの
で、回路規模の縮小と割込み応答性能の向上とを共に図
ることができるという効果がある。
第1A図は本発明の構成を示すブロック図、第1B図は本発
明の一実施例のブロック図、第２図はその実施例におけ
る状態遷移図である。 101……割込み優先判定回路、102……ベクタ番号ジェネ
レータ、103……割込みレベルレジスタ、104……ベクタ
番号レジスタ、105……優先レベルコンパレータ、106…
…割込みレベルコンパレータ、115……レベル更新状
態、116……ベクタ更新状態。
明の一実施例のブロック図、第２図はその実施例におけ
る状態遷移図である。 101……割込み優先判定回路、102……ベクタ番号ジェネ
レータ、103……割込みレベルレジスタ、104……ベクタ
番号レジスタ、105……優先レベルコンパレータ、106…
…割込みレベルコンパレータ、115……レベル更新状
態、116……ベクタ更新状態。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辻岡 重夫 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 榎本 博道 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 大塚 文男 神奈川県秦野市名古木1469番地 株式会社 日立コンピュータエレクトロニクス内 (72)発明者 直原 正巳 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (56)参考文献 特開 昭59−99553（ＪＰ，Ａ) 特開 昭55−3053（ＪＰ，Ａ)
Claims (3)
- 【請求項１】割込み要求の割込み優先レベルを示す割込
みレベル信号を入力し、入力した割込みレベル信号の示
す割込み優先レベルの割込み要求を受付ける場合に、前
記割込みレベル信号の示す割込み優先レベルを示す割込
み認知レベルを出力し、割込み認知レベルの出力に応じ
て入力された割込み要因を取り込み処理するプロセッサ
に、前記割込みレベル信号と割込み要因を出力する割込
み制御装置であって、 複数の割込み要求信号を入力し、入力した割込み要求信
号のうち最優先の割込み要求信号を判定し、判定した最
優先の割込み要求信号の、割込み優先レベルを出力する
割込み優先判定手段と、 前記割込み優先判定手段が出力する割込み優先レベルを
格納し、前記プロセッサに出力する割込みレベル保持手
段と、 前記複数の割込み要求信号を入力し、入力した複数の要
求信号のうちの、前記割込み優先判定手段が判定した最
優先の割込み要求信号に対応する割込み要因を発生する
割込み要因発生手段と、 前記割込み要因発生手段が発生した割込み要因を格納す
る割込み要因保持手段と、 更新手段とを有し、 前記更新手段は、 前記割込みレベル保持手段の入出力値を比較し、両者が
異なる場合に、前記割込みレベル保持手段の内容をその
入力で更新し、 前記記割込みレベル保持手段の出力する割込み優先レベ
ルと前記プロセッサが出力する割込み認知レベルとを比
較し、両者のレベルが異なる場合に、前記割込み要因発
生手段に、前記割込み優先判定手段が判定した最優先の
割込み要求信号に対応する割込み要因に代えて、入力し
た割込み要求信号の前記割込み認知レベルの示す割込み
優先レベルと同じ割込み優先レベルの割込み要求信号に
対応する割込み要因を発生させると共に、前記割込み要
因保持手段の内容を、当該割込み要因発生手段が発生し
た割込み要因で更新し、前記割込み要因保持手段に、更
新した割込み要因を前記プロセッサに出力させ、両者の
レベルが同じ場合に、前記割込み要因保持手段に、その
時点で格納している割込み要因を前記プロセッサに出力
させることを特徴とする割込み制御装置。 - 【請求項２】前記割込みレベル保持手段および上記割込
み要因保持手段は、それぞれレジスタであることを特徴
とする特許請求の範囲第１項記載の割込み制御装置。 - 【請求項３】前記更新手段は、上記割込みレベル保持手
段の入出力を比較する優先レベルコンパレータと、上記
割込みレベル保持手段の出力と上記割込み認知レベルと
を比較する割込みレベルコンパレータとを有することを
特徴とする特許請求の範囲第１項記載の割込み制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114329A JPH06103465B2 (ja) | 1987-05-11 | 1987-05-11 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114329A JPH06103465B2 (ja) | 1987-05-11 | 1987-05-11 | 割込み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63279326A JPS63279326A (ja) | 1988-11-16 |
| JPH06103465B2 true JPH06103465B2 (ja) | 1994-12-14 |
Family
ID=14635092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114329A Expired - Lifetime JPH06103465B2 (ja) | 1987-05-11 | 1987-05-11 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103465B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553053A (en) * | 1978-06-23 | 1980-01-10 | Hitachi Ltd | Interruption control circuit |
| JPS5999553A (ja) * | 1982-11-29 | 1984-06-08 | Nec Corp | 割込制御方式 |
-
1987
- 1987-05-11 JP JP62114329A patent/JPH06103465B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63279326A (ja) | 1988-11-16 |
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