JPS61214032A - 割込み制御方式 - Google Patents
割込み制御方式Info
- Publication number
- JPS61214032A JPS61214032A JP5703385A JP5703385A JPS61214032A JP S61214032 A JPS61214032 A JP S61214032A JP 5703385 A JP5703385 A JP 5703385A JP 5703385 A JP5703385 A JP 5703385A JP S61214032 A JPS61214032 A JP S61214032A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interruption
- level
- interrupt request
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はプロセラサシステ１１の割込み制御方式に係り
、特に多数の割込みチャネル信号をサポー１〜するマイ
クロプロセッサシステムなどに好適な割込み制御方式に
関する。
、特に多数の割込みチャネル信号をサポー１〜するマイ
クロプロセッサシステムなどに好適な割込み制御方式に
関する。
多数の割込み要求線をサポーｉ〜するマイクロプロセッ
サシステムなどにおいては、割込み制御部と割込み要求
線とのインターフェイス線を必要最少限にすることは、
該割込み制御部、バス制御部、及びその他、マイクロプ
ロセッサシステムの共通制御部を１チツプの■−１Ｓ丁
に収容する場合、入出力信号ピン数の制限を緩和し、高
集積度のｒ、、 Ｓ Ｔを作成するｌ−で重要である。
サシステムなどにおいては、割込み制御部と割込み要求
線とのインターフェイス線を必要最少限にすることは、
該割込み制御部、バス制御部、及びその他、マイクロプ
ロセッサシステムの共通制御部を１チツプの■−１Ｓ丁
に収容する場合、入出力信号ピン数の制限を緩和し、高
集積度のｒ、、 Ｓ Ｔを作成するｌ−で重要である。
しかるに、従来の割込み制御方式には、例えば特開昭５
６ １３５２４９号公報や特開昭５７−５００５３号公
報に記載のように、割込み処理を高速に、且つ効率的に
行うような配慮はされているが、割込み要求線と割込み
制御部とのインタフェース線を最少とし、高集積化を図
るという配慮がされていなかった。
６ １３５２４９号公報や特開昭５７−５００５３号公
報に記載のように、割込み処理を高速に、且つ効率的に
行うような配慮はされているが、割込み要求線と割込み
制御部とのインタフェース線を最少とし、高集積化を図
るという配慮がされていなかった。
本発明の目的は、多数の割込み要求線をサポートするマ
イクロプロセッサシステムなどにおいて、割込み制御部
と割込み要求線とのインタフェース線を必要最少限にし
、割込み制御部を含む論理部分をＬＳＩ化する」二で有
利な割込み制御方式を提供することにある。
イクロプロセッサシステムなどにおいて、割込み制御部
と割込み要求線とのインタフェース線を必要最少限にし
、割込み制御部を含む論理部分をＬＳＩ化する」二で有
利な割込み制御方式を提供することにある。
本発明の他の目的は、複数の割込み要求線の中から最新
で、優先順位の高い割込み要求線に対する割込みサービ
スから、効率良く割込みサービスを実行できる割込み制
御方式を提供することにある。
で、優先順位の高い割込み要求線に対する割込みサービ
スから、効率良く割込みサービスを実行できる割込み制
御方式を提供することにある。
本発明は、割込みサンプリングカウンタを用意して、複
数の割込み要求線を順次サンプリングし、１つの割込み
要求信号のみを選択的に取り出して割込み制御部へ伝え
ることを基本とするものである。この場合、割込みサー
ビスの応答性が問題になるが、割込みレベル比較回路を
用意し、サンプリングにより選択された割込み信号の中
から最新で、最高位の割込みレベルに対する割込み要求
のサービスから実行することで、サンプリング方式によ
る応答性の問題を解決するものである。
数の割込み要求線を順次サンプリングし、１つの割込み
要求信号のみを選択的に取り出して割込み制御部へ伝え
ることを基本とするものである。この場合、割込みサー
ビスの応答性が問題になるが、割込みレベル比較回路を
用意し、サンプリングにより選択された割込み信号の中
から最新で、最高位の割込みレベルに対する割込み要求
のサービスから実行することで、サンプリング方式によ
る応答性の問題を解決するものである。
第１図は本発明の一実施例を示すブロック図である。同
図において、点線枠内はＬＳＩ内部に収納された割込み
制御部を示す。点線枠外の１はマイクロプロセッサユニ
ット（ＭＰＵ）、２は複数の割込要求信号ＩＲＥＱ＃Ｏ
〜＃ｎの１つを選択的に取り出す外部割込信号デコーダ
である。点線枠内の割込み制御部は、割込みサンプリン
グカウンタ （ＳＣ）３、ＳＣデコーダ４、ベクタレジ
スタ（ＶＲ）５、ＶＲデコーダ６、割込みマスクレジス
タ７、Ｔ１０ポ一１〜ライトタイミング回路８、割込み
レベルテーブル９、割込みレベルレジスタ１０１割込み
レベル比較回路１１、割込みアクノリッジ認知回路１２
、割込み要求受付回路１３、割込みステージ制御回路１
４、およびデータ信号切替双方向バッファ１５よりなる
。ａは例えば２３ピツｉ〜のアドレスバス、ｂは同１６
本のデータバス、Ｃは同３ビツトのファンクションコー
ド、ｄはリード／ライト信号、ｅは割込み要求レベル信
号である。
図において、点線枠内はＬＳＩ内部に収納された割込み
制御部を示す。点線枠外の１はマイクロプロセッサユニ
ット（ＭＰＵ）、２は複数の割込要求信号ＩＲＥＱ＃Ｏ
〜＃ｎの１つを選択的に取り出す外部割込信号デコーダ
である。点線枠内の割込み制御部は、割込みサンプリン
グカウンタ （ＳＣ）３、ＳＣデコーダ４、ベクタレジ
スタ（ＶＲ）５、ＶＲデコーダ６、割込みマスクレジス
タ７、Ｔ１０ポ一１〜ライトタイミング回路８、割込み
レベルテーブル９、割込みレベルレジスタ１０１割込み
レベル比較回路１１、割込みアクノリッジ認知回路１２
、割込み要求受付回路１３、割込みステージ制御回路１
４、およびデータ信号切替双方向バッファ１５よりなる
。ａは例えば２３ピツｉ〜のアドレスバス、ｂは同１６
本のデータバス、Ｃは同３ビツトのファンクションコー
ド、ｄはリード／ライト信号、ｅは割込み要求レベル信
号である。
割込みマスクレジスタ７は割込み要求信号ＩＲＥＱｌ＃
Ｏ〜＃ｎの各側込みチャネルと１対１に対応するビット
構成をとり、例えば割込み要求信号ＩＲＥＱ＃ｉをマス
クする場合、該当ビットｉにＩＩ Ｉ ＩＩがセットさ
れる。割込みレベルテーブル９は割込み要求信号ＩＲＥ
Ｑ８０〜＃ｎと１対１に対応する複数カラムからなり、
それぞれ該当割込み要求の優先レベルを示す情報が保持
されている。
Ｏ〜＃ｎの各側込みチャネルと１対１に対応するビット
構成をとり、例えば割込み要求信号ＩＲＥＱ＃ｉをマス
クする場合、該当ビットｉにＩＩ Ｉ ＩＩがセットさ
れる。割込みレベルテーブル９は割込み要求信号ＩＲＥ
Ｑ８０〜＃ｎと１対１に対応する複数カラムからなり、
それぞれ該当割込み要求の優先レベルを示す情報が保持
されている。
これら割込みマスクレジスタ７及び割込みレベルテーブ
ル９の内容は、ＭＰＵＩのプログラムによりプログラマ
ブルに、ＭＰＵＩからデータバスｂを介して出力される
データ内容でもって、Ｉ１０ポー１〜ライトタイミング
回路８の作動により自由に設定変更できる。ベクタレジ
スタ５には、割込みサンプリングカウンタ３のカウント
値、即ち、外部割込み信号デコーダで選択される割込み
要求信号のチャネル番号が格納される。
ル９の内容は、ＭＰＵＩのプログラムによりプログラマ
ブルに、ＭＰＵＩからデータバスｂを介して出力される
データ内容でもって、Ｉ１０ポー１〜ライトタイミング
回路８の作動により自由に設定変更できる。ベクタレジ
スタ５には、割込みサンプリングカウンタ３のカウント
値、即ち、外部割込み信号デコーダで選択される割込み
要求信号のチャネル番号が格納される。
第２図は、第１図の割込みステージ制御回路１４に入力
される割込み要求信号ＩＲＥＱ、応答信号Ｉ Ａ、 Ｃ
Ｋ、割込みレベル比較結果信号りの状態により出力状態
をユニークに遷移し、割込み制御部の各部を制御するス
テージ遷移図である。以下、第１図及び第２図により割
込み要求の受付け、許可、実行動作について説明する。
される割込み要求信号ＩＲＥＱ、応答信号Ｉ Ａ、 Ｃ
Ｋ、割込みレベル比較結果信号りの状態により出力状態
をユニークに遷移し、割込み制御部の各部を制御するス
テージ遷移図である。以下、第１図及び第２図により割
込み要求の受付け、許可、実行動作について説明する。
第２図のＸ′００は割込みサンプリングステージであり
、このステージでは、割込みサンプリングカウンタ３は
、外部割込み信号デコーダ２に入力される複数の割込み
要求線の１つを選択的に取り出すべく、カウンタ出力を
外部割込み信号デコーダ２のセレクト信号として与える
。外部割込み信号デコーダ２より選択的に取り出された
割込み要求信号は、割込み要求受付回路１３の一方の入
力として与えられる。割込み要求受付回路１３のもう一
方の入力は、割込みサンプリングカウンタ３の出力をＳ
Ｃデコーダ４でデコードし、その出力で示される割込み
マスクレジスタ７のビット、即ち、外部割込み信号デコ
ーダ２で選択された割込み要求信号に対応する割込みマ
スクビットが入力される。割込み要求受付回路１３は、
割込み要求があり、かつ、その割込みマスクがセットさ
れていなければ、ＴＲＥＱ信号を割込みステージ制御回
路１４に入力する。
、このステージでは、割込みサンプリングカウンタ３は
、外部割込み信号デコーダ２に入力される複数の割込み
要求線の１つを選択的に取り出すべく、カウンタ出力を
外部割込み信号デコーダ２のセレクト信号として与える
。外部割込み信号デコーダ２より選択的に取り出された
割込み要求信号は、割込み要求受付回路１３の一方の入
力として与えられる。割込み要求受付回路１３のもう一
方の入力は、割込みサンプリングカウンタ３の出力をＳ
Ｃデコーダ４でデコードし、その出力で示される割込み
マスクレジスタ７のビット、即ち、外部割込み信号デコ
ーダ２で選択された割込み要求信号に対応する割込みマ
スクビットが入力される。割込み要求受付回路１３は、
割込み要求があり、かつ、その割込みマスクがセットさ
れていなければ、ＴＲＥＱ信号を割込みステージ制御回
路１４に入力する。
Ｘ′００のサンプリングモードは、割込みステージ制御
回路１４に入力されるＩＡＣＫ信号の状態によってもス
テージ遷移条件が左右される。ＩＡＣＫ信号は、ＭＰＵ
１が示す特殊なサイクルである割込みアクノリッジサイ
クルを引き起こした時にのみ発生する信号で、ＭＰＵＩ
が、割込みアクノリッジサイクルを引き起こした時、ア
ドレスバス、ファンクションコード、リード／ライト信
号がユニークな状態となる。この状態を割込みアクノリ
ッジ認知回路１２は認知し、ＩＡＣＫ信号を割込みステ
ージ制御回路１４へ入力として与える。
回路１４に入力されるＩＡＣＫ信号の状態によってもス
テージ遷移条件が左右される。ＩＡＣＫ信号は、ＭＰＵ
１が示す特殊なサイクルである割込みアクノリッジサイ
クルを引き起こした時にのみ発生する信号で、ＭＰＵＩ
が、割込みアクノリッジサイクルを引き起こした時、ア
ドレスバス、ファンクションコード、リード／ライト信
号がユニークな状態となる。この状態を割込みアクノリ
ッジ認知回路１２は認知し、ＩＡＣＫ信号を割込みステ
ージ制御回路１４へ入力として与える。
Ｘ′００ステージは割込みサンプリングカウンタ３をカ
ウントアツプし、次のチャネル番号の割込み要求受付は
開始を行う唯一のステージである。
ウントアツプし、次のチャネル番号の割込み要求受付は
開始を行う唯一のステージである。
Ｘ′００の割込みサンプリングステージからの他のステ
ージへの遷移は、ＩＲＥＱ、ＩＡＣＫ信号の状態により
３通りのステージ遷移がある。■ＡＣＫ信号が真であれ
ば無条件にＸ′１】のＴＡＣＫサイクルへ遷移し、デー
タ信号切替双方向バッファ１５が外部データバス方向へ
開かれ、ベクタレジスタ５の内容がデータバスｂを介し
てＭＰＵ１へ取り込まれる。同時に、取り込まれたベク
タ番号（割込みチャネル番号）に対応する割込みマスク
レジスタ７のビットがセットされ、以降、ＭＰＵＩのプ
ログラムにより当該マスクビットがリセットされるまで
、そのチャネルの割込み要求の受付けは禁止される。又
、このステージでは、ＭＰＵＩへ割込みレベルを与えて
いる割込みレベルレジスタ１０の内容もリセッｌ−され
る。このサイクル終了時、割込みステージ制御回路１４
の入−７＝ 力がＩＡＣＫ・ＩＲＥＱであれば、再びサンプリングス
テージｘ’ｏｏへ戻る。ＩＡＣＫ・ＩＲＥＱであれば、
Ｉ Ｐ Ｌ比較ステージであるＸ′０１ステージへ遷移
する。このステージへは、サンプリングステージでＩＡ
ＣＫ・ＩＲＥＱの状態でも遷移する。
ージへの遷移は、ＩＲＥＱ、ＩＡＣＫ信号の状態により
３通りのステージ遷移がある。■ＡＣＫ信号が真であれ
ば無条件にＸ′１】のＴＡＣＫサイクルへ遷移し、デー
タ信号切替双方向バッファ１５が外部データバス方向へ
開かれ、ベクタレジスタ５の内容がデータバスｂを介し
てＭＰＵ１へ取り込まれる。同時に、取り込まれたベク
タ番号（割込みチャネル番号）に対応する割込みマスク
レジスタ７のビットがセットされ、以降、ＭＰＵＩのプ
ログラムにより当該マスクビットがリセットされるまで
、そのチャネルの割込み要求の受付けは禁止される。又
、このステージでは、ＭＰＵＩへ割込みレベルを与えて
いる割込みレベルレジスタ１０の内容もリセッｌ−され
る。このサイクル終了時、割込みステージ制御回路１４
の入−７＝ 力がＩＡＣＫ・ＩＲＥＱであれば、再びサンプリングス
テージｘ’ｏｏへ戻る。ＩＡＣＫ・ＩＲＥＱであれば、
Ｉ Ｐ Ｌ比較ステージであるＸ′０１ステージへ遷移
する。このステージへは、サンプリングステージでＩＡ
ＣＫ・ＩＲＥＱの状態でも遷移する。
Ｘ″０１０１ステージその時点でＭＰＵ１に取り込まれ
ている割込みチャネルの割込みレベルを保持している割
込みレベルレジスタ１０の内容と割込みサンプリングカ
ウンタ３の値によって索引される割込みレベルテーブル
９の内容を割込みレベル比較回路１１で比較し、その結
果を割込みステージ制御回路１４へ入力する。割込みス
テージ制御回路１４は、割込みサンプリングカウンタ３
が割込みレベルテーブル９から索引してくる新しい割込
みレベルの方が、ＭＰＵ１へ割込みレベルを与えている
割込みレベルレジスタ１０の内容より高ければ、次のレ
ベル更新ステージＸ′１０へ遷移する。それ以外は、サ
ンプリングステージへ戻る。レベル更新ステージでは、
現在の割込みサンプリングカウンタ３の内容をベクタレ
ジスタ５に、また、割込みサンプリングカウンタ３によ
る割込みレベルテーブル９の索引した結果を割込みレベ
ルレジスタ１０に保持し、ＭＰＵＩへ与える割込みレベ
ル、ベクタ番号（割込みチャネル番号）を更新する。
ている割込みチャネルの割込みレベルを保持している割
込みレベルレジスタ１０の内容と割込みサンプリングカ
ウンタ３の値によって索引される割込みレベルテーブル
９の内容を割込みレベル比較回路１１で比較し、その結
果を割込みステージ制御回路１４へ入力する。割込みス
テージ制御回路１４は、割込みサンプリングカウンタ３
が割込みレベルテーブル９から索引してくる新しい割込
みレベルの方が、ＭＰＵ１へ割込みレベルを与えている
割込みレベルレジスタ１０の内容より高ければ、次のレ
ベル更新ステージＸ′１０へ遷移する。それ以外は、サ
ンプリングステージへ戻る。レベル更新ステージでは、
現在の割込みサンプリングカウンタ３の内容をベクタレ
ジスタ５に、また、割込みサンプリングカウンタ３によ
る割込みレベルテーブル９の索引した結果を割込みレベ
ルレジスタ１０に保持し、ＭＰＵＩへ与える割込みレベ
ル、ベクタ番号（割込みチャネル番号）を更新する。
このようにして、ＭＰＵ１へ割込み要求を行っている間
にも、割込み制御部はＭＰＵ１とは独立、非同期に、次
のチャネルの割込み要求線に対する割込み要求を検知し
、その都度、新しい割込み要求チャネルのレベルと現在
ＭＰＵＩへ出力している割込み要求チャネルのレベルを
比較し、新しく検知したチャネルの割込みレベルが大き
ければ、ＭＰＵ１へ出力している割込み要求を新しいチ
ャネルの割込み要求へ更新し、最新で最高位の割込み要
求のサービスを実現するものである。
にも、割込み制御部はＭＰＵ１とは独立、非同期に、次
のチャネルの割込み要求線に対する割込み要求を検知し
、その都度、新しい割込み要求チャネルのレベルと現在
ＭＰＵＩへ出力している割込み要求チャネルのレベルを
比較し、新しく検知したチャネルの割込みレベルが大き
ければ、ＭＰＵ１へ出力している割込み要求を新しいチ
ャネルの割込み要求へ更新し、最新で最高位の割込み要
求のサービスを実現するものである。
レベル更新ステージＸ′１０のステージが終了゛すると
、サンプリングモードＸ″００へ再び戻り、次のチャネ
ル番号の割込み受付動作が、開始される。
、サンプリングモードＸ″００へ再び戻り、次のチャネ
ル番号の割込み受付動作が、開始される。
本実施例によけば、外部からの複数の割込み信号をサン
プリング検知方式で順次選択しているため、外部からの
複数の割込み要求線全部をＬＳｒ内の割込み制御部に引
き込むことなく、割込み制御部と複数の割込み線のイン
ターフェイス線を必要最少限にでき、割込み制御部をＬ
ＳＩ化する上で、ピン不足が解消され、高集積化が実現
できる。
プリング検知方式で順次選択しているため、外部からの
複数の割込み要求線全部をＬＳｒ内の割込み制御部に引
き込むことなく、割込み制御部と複数の割込み線のイン
ターフェイス線を必要最少限にでき、割込み制御部をＬ
ＳＩ化する上で、ピン不足が解消され、高集積化が実現
できる。
また、割込みサンプリング方式にもかへわらず、最新、
最高位であるレベルの割込み要求に対する割込みサービ
スが、迅速、目つ効率的に行われる。
最高位であるレベルの割込み要求に対する割込みサービ
スが、迅速、目つ効率的に行われる。
以−１−説明した如く、本発明によれば、複数チャネル
の割込み検出が１チヤネルごとのサンプリング方式のた
め１割込み制御部と多数の割込み要求線のインターフェ
イスを必要最少限にすることができ、割込み制御部をり
、 Ｓ Ｔ化する一１二でのピン不足が解消され、高集
積化が実現できる。又、サンプリング方式にもか＼わら
ず、比較的、最新で、最高位の割込みレベルに対する割
込み要求線に対して、迅速、且つ効率的な割込みサービ
スが実現できるという効果がある。
の割込み検出が１チヤネルごとのサンプリング方式のた
め１割込み制御部と多数の割込み要求線のインターフェ
イスを必要最少限にすることができ、割込み制御部をり
、 Ｓ Ｔ化する一１二でのピン不足が解消され、高集
積化が実現できる。又、サンプリング方式にもか＼わら
ず、比較的、最新で、最高位の割込みレベルに対する割
込み要求線に対して、迅速、且つ効率的な割込みサービ
スが実現できるという効果がある。
第１図１ｊ本発明の一実施例を示す割込み制御部のブロ
ック図、第２図は割込み制御部のステージ遷移図である
。 １・・・マイクロプロセッサユニツ１〜．２・・・外部
割込み信号テコーダ、 ３・割込みサンプリングカウ
ンタ（ＳＣ）、 ４・・ＳＣデコーダ、５・・・ベクタ
レジスタ（ＶＲ）、 ６・・・ＶＲデコーダ、 ７
・・・割込みマスクレジスタ、８・・・Ｔ１０ボートラ
イ１へタイミング回路、９・・・割込みレベルテーブル
、 １０・割込みレベルレジスタ、 １１・・・割
込みレベル比較回路、１２・・・割込みアクノリッジ認
知回路、１３・・・割込み要求受付回路、 １４・・
・割込みステージ制御回路。
ック図、第２図は割込み制御部のステージ遷移図である
。 １・・・マイクロプロセッサユニツ１〜．２・・・外部
割込み信号テコーダ、 ３・割込みサンプリングカウ
ンタ（ＳＣ）、 ４・・ＳＣデコーダ、５・・・ベクタ
レジスタ（ＶＲ）、 ６・・・ＶＲデコーダ、 ７
・・・割込みマスクレジスタ、８・・・Ｔ１０ボートラ
イ１へタイミング回路、９・・・割込みレベルテーブル
、 １０・割込みレベルレジスタ、 １１・・・割
込みレベル比較回路、１２・・・割込みアクノリッジ認
知回路、１３・・・割込み要求受付回路、 １４・・
・割込みステージ制御回路。
Claims (2)
- （１）複数の割込み要求線をサポートするプロセッサシ
ステムにおいて、前記複数の割込み要求線を逐次サンプ
リングするサンプリングカウンタと、前記カウンタのカ
ウント値に従い、複数の割込み要求線の中から一つを選
択的に取り出し、その割込み要求信号を割込み制御部へ
伝える外部割込み信号デコーダとを設けたことを特徴と
する割込み制御方式。 - （２）前記サンプリングカウンタにより索引され、前記
外部割込み信号デコーダで新しく取り出された割込み要
求信号に対応する割込みレベルを出力する割込みレベル
テーブルと、現在プロセッサへ出力している割込み要求
の割込みレベルと前記割込みレベルテーブルから出力さ
れる割込みレベルを比較する比較回路とを設け、新しく
取り出された割込み要求信号の割込みレベルが大きい場
合、プロセッサに出力する割込み要求を新しく取り出さ
れた割込み要求信号のものに更新することを特徴とする
特許請求の範囲第１項記載の割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5703385A JPS61214032A (ja) | 1985-03-20 | 1985-03-20 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5703385A JPS61214032A (ja) | 1985-03-20 | 1985-03-20 | 割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214032A true JPS61214032A (ja) | 1986-09-22 |
Family
ID=13044127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5703385A Pending JPS61214032A (ja) | 1985-03-20 | 1985-03-20 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214032A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994007202A1 (en) * | 1992-09-21 | 1994-03-31 | Kabushiki Kaisha Toshiba | Data processing apparatus |
| US5659759A (en) * | 1992-09-21 | 1997-08-19 | Kabushiki Kaisha Toshiba | Data processing device having improved interrupt controller to process interrupts of different priority levels |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100041A (ja) * | 1972-03-30 | 1973-12-18 | ||
| JPS5074948A (ja) * | 1973-11-02 | 1975-06-19 | ||
| JPS5563444A (en) * | 1978-11-08 | 1980-05-13 | Hitachi Ltd | Microprogram interruption control circuit |
-
1985
- 1985-03-20 JP JP5703385A patent/JPS61214032A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100041A (ja) * | 1972-03-30 | 1973-12-18 | ||
| JPS5074948A (ja) * | 1973-11-02 | 1975-06-19 | ||
| JPS5563444A (en) * | 1978-11-08 | 1980-05-13 | Hitachi Ltd | Microprogram interruption control circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994007202A1 (en) * | 1992-09-21 | 1994-03-31 | Kabushiki Kaisha Toshiba | Data processing apparatus |
| US5659759A (en) * | 1992-09-21 | 1997-08-19 | Kabushiki Kaisha Toshiba | Data processing device having improved interrupt controller to process interrupts of different priority levels |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6327739B2 (ja) | ||
| CN1570907A (zh) | 多处理器系统 | |
| US9984014B2 (en) | Semiconductor device | |
| JPH09185514A (ja) | 割込み装置 | |
| JPH05324348A (ja) | シングルチップマイクロコンピュータ | |
| JP3532533B2 (ja) | アービタ及びそのアービタを採用したバスシステム | |
| US7245248B2 (en) | A/D converter and a microcontroller including the same | |
| EP0338564B1 (en) | Microprogram branching method and microsequencer employing the method | |
| JPS61214032A (ja) | 割込み制御方式 | |
| US5278965A (en) | Direct memory access controller | |
| JPH0319974B2 (ja) | ||
| US20180181508A1 (en) | Semiconductor device | |
| JP2702291B2 (ja) | 割込みコントローラ | |
| EP0510617B1 (en) | Data processing apparatus with high-speed "macroservice" interrupt | |
| US20050060453A1 (en) | Instruction supply control unit and semiconductor device | |
| JP2806771B2 (ja) | バス調停回路 | |
| JP2005063351A (ja) | データ転送装置およびデータ転送方法 | |
| JPH05151143A (ja) | Ｄｍａコントローラ内蔵コンピユータの割り込み処理方式 | |
| JPS6327929A (ja) | 割込み制御回路 | |
| JPH10116244A (ja) | データ転送方法及びデータ転送装置 | |
| JPS61183764A (ja) | ダイレクトメモリアクセス制御方式 | |
| JPS6336543B2 (ja) | ||
| JPH07244632A (ja) | 情報処理装置 | |
| JPH04217057A (ja) | 割込みコントローラ | |
| JPH09231163A (ja) | Ｉｏブリッジ |