JPH10116244A

JPH10116244A - データ転送方法及びデータ転送装置

Info

Publication number: JPH10116244A
Application number: JP9227099A
Authority: JP
Inventors: Tatsuo Mizukami; 龍男水上
Original assignee: Matsushita Graphic Communication Systems Inc
Current assignee: Panasonic System Solutions Japan Co Ltd
Priority date: 1996-08-21
Filing date: 1997-08-07
Publication date: 1998-05-06

Abstract

(57)【要約】【課題】高速でデータ転送をすることができるデ
ータ転送方法及びこれに用いるデータ転送装置を提供す
ること。【解決手段】メモリ４と複数のＩ／Ｏデバイス２との
間に、転送データを一時的に記憶するバッファ部７と、
各Ｉ／Ｏデバイス用の転送プログラムを保持し、所定の
Ｉ／Ｏデバイス用の転送プログラムに切り替えながら転
送プログラムを実行するシーケンサ制御部９と、前記バ
ッファ部７への転送データのリード／ライトを行なうバ
ッファ制御部８と、前記バッファ部７と前記メモリ４と
の間でのデータ転送を行なう内部バス・メモリ制御部５
とを設け、Ｉ／Ｏデバイス用の転送プログラムを切り替
え時系列動作させながら、複数のＩ／Ｏデバイスとデー
タ転送装置間でデータの転送を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数Ｉ／Ｏデバイ
スとメモリ等（記憶装置）の間でバスの使用を効率的で
高速なデータ転送を実現するデータ転送方法及びデータ
転送装置に関するものである。

【０００２】

【従来の技術】以下、従来の技術を図面を用いて説明す
る。図１０は、従来技術のデータ転送装置の概略構成を
示すブロック図である。

【０００３】図１０において、データ転送装置１００１
は、Ｉ／Ｏデバイス１００２と、データの伝送路となる
データバスおよびアドレスバス１００３で接続されてい
る。

【０００４】図１０に示すように、データ転送装置１０
０１は、データ転送装置の制御をするシーケンサ制御部
１００４と、シーケンサ制御部の動作を決めるコントロ
ールレジスタ部１００５と、データの書き込み及び読み
出しが行なわれる記憶手段としてのメモリ１００６と、
メモリ１００６へのデータの書き込み動作および読み出
し動作をコントロールするメモリ制御部１００７と、Ｉ
／Ｏデバイス１００２からの転送要求の制御信号を受け
て制御バスをコントロールするバスＩ／Ｏコントローラ
制御部１００８と、メモリ１００６に対するデータの書
き込み及び読み出しの順番のコントロール操作を行なう
ＦＩＦＯ部１００９と、メモリ１００６に対するデータ
の書き込み及び読み出しに際してデータを一時的に格納
して転送動作の緩衝を行なうバッファ部１０１０とから
主に構成されている。

【０００５】シーケンサ制御部１００４は、制御動作を
実行するための各種プログラムが格納された読み出し専
用のプログラムＲＯＭ１０１１と、プログラムＲＯＭ１
０１１から出力された信号によりオン／オフ動作するフ
リップフロップ１０１２と、フリップフロップ１０１２
の動作により出力された信号を解読するデコード部１０
１３と、デコード部１０１３による解読データに基づい
てシーケンサ制御動作を行なう実行ユニット部１０１４
とを備えている。

【０００６】また、シーケンサ制御部１００４は、シー
ケンサ制御動作のスタートをコントロールするスタート
制御部１０１５と、メモリ制御部１００７からの制御信
号によりシーケンサ制御の動作条件信号を出力する条件
ブランチ制御部１０１６と、デコード部１０１５の出力
に基づいてスタート制御部１０１５と条件ブランチ制御
部１０１６からの制御信号を選択処理しシーケンサ制御
プログラムの動作条件を決定するセレクタ１０１７とを
備えている。

【０００７】以上のように構成された従来のデータ転送
装置について、Ｉ／Ｏデバイス１００２からメモリ１０
０６へのデータの転送動作について説明する。

【０００８】初期設定としてデータ転送装置の動作モー
ドをコントロールレジスタ部１００５に設定する。また
データサイズ、アドレスをシーケンサ制御部１００４の
実行ユニット部１０１４に設定する。

【０００９】その後、Ｉ／Ｏデバイス１００２からの転
送要求信号をバスＩ／Ｏコントローラ制御部１００８で
受信し、調停する。調停の結果よりモード情報にしたが
ってシーケンサ制御部１００４は動作し、要求を受け入
れたＩ／Ｏデバイス１００２に対して転送要求のＡＣＫ
を出力する。

【００１０】また、アドレスバス１００３上にアドレス
データを出力し、（データはＩ／Ｏデバイス１００２か
ら出力される。）データサイズ、アドレスの計算をす
る。データ転送中においては、シーケンサ制御部１００
４は転送完了信号（メモリ１００６からのライトの完了
信号）を待ち、それを受け付けたならばデータ転送の処
理動作を終了する。

【００１１】

【発明が解決しようとする課題】しかし、上述の従来の
データ転送装置は、データ出力時間が長く、また、切り
替え時間が長いため、転送に時間がかかるという問題が
発生していた。また、処理能力の高いＩ／Ｏデバイスが
接続されると、このＩ／Ｏデバイスにデータバスおよび
アドレスバスをほとんど占有されるため、複数のＩ／Ｏ
デバイスがデータ転送装置に接続されているような場合
には、他のＩ／Ｏデバイスからのデータの転送ができな
いという問題も発生していた。さらに、データ転送装置
は転送ごとに完了信号を待つため、転送に時間がかかる
という問題も発生していた。

【００１２】本発明は、かかる点に鑑みてなされたもの
であり、高速でデータ転送をすることができるデータ転
送方法及びこれに用いるデータ転送装置を提供すること
を目的とする。

【００１３】

【課題を解決するための手段】本発明は、上述の課題を
解決するために、以下のような手段を講じた。

【００１４】請求項１記載の発明は、データを格納する
記憶手段と、この記憶手段と複数のＩ／Ｏデバイスとの
間で転送される転送データを一時的に記憶するバッファ
手段と、各Ｉ／Ｏデバイスに対応した転送プログラムを
複数保持し、所定のＩ／Ｏデバイス用の転送プログラム
に切り替えながら転送プログラムの実行を行なうシーケ
ンサ制御手段と、前記バッファ手段への転送データの書
き込みまたは読み出しを行なうバッファ制御手段と、前
記シーケンサ制御手段による転送プログラムの実行にし
たがって、前記バッファ手段と前記メモリ間でのデータ
転送を行なう内部バス・メモリ制御手段とを設け、複数
のＩ／Ｏデバイス用の転送プログラムを切り替えて時系
列動作させながら、複数のＩ／Ｏデバイスとデータ転送
装置間でデータの転送を行なう方法を採る。

【００１５】この方法により、データの出し入れを１サ
イクル毎に、また複数Ｉ／Ｏデバイスが同時に動作して
いた場合に、データの切り替え時間を実質的に０とする
ことができ、これによりバスの使用効率を上げて高速な
データ転送を可能とする。

【００１６】請求項２記載の発明は、外部装置としての
Ｉ／Ｏデバイスとの間で転送されたデータを格納する記
憶手段と、転送データを一時的に記憶するバッファ手段
と、各Ｉ／Ｏデバイスに対応した転送プログラムを複数
保持し、所定のＩ／Ｏデバイス用の転送プログラムに切
り替えながら転送プログラムの実行を行なうシーケンサ
制御手段と、前記バッファ手段への転送データの書き込
みまたは読み出しを行なうバッファ制御手段と、前記シ
ーケンサ制御手段による転送プログラムの実行にしたが
って、前記バッファ手段と前記メモリ間でのデータ転送
を行なう内部バス・メモリ制御手段とを具備する構成を
採る。

【００１７】この構成により、複数のＩ／Ｏデバイスと
データ転送装置間で処理が衝突したり、或いは一方のＩ
／Ｏデバイスとのデータ転送動作が終わるまで他方のデ
ータ転送装置とのデータ転送は待機せしめられることは
なく互いに並行してデータの転送を行なうことができ
る。

【００１８】請求項３記載の発明は、請求項２記載の発
明において、バッファ制御手段は、バッファ手段へのア
ドレスをカウントするアドレスカウンタ手段と、前記バ
ッファ手段に対するリード／ライト動作を制御するＲ／
Ｗ制御手段と、Ｉ／Ｏデバイスの各チャネルごとの入力
／出力動作を制御する入／出力制御手段と、シーケンサ
制御手段に対して転送要求を行なう転送要求制御手段と
を具備する構成を採る。

【００１９】この構成により、Ｉ／Ｏデバイスの転送能
力をバッファＲＡＭで吸収することができる。そして、
アドレス管理を一元的に行うのでアドレスバスが必要な
くなるのでＩ／Ｏデバイス側でその管理をする必要が無
くなりハード回路量も少なくできる。

【００２０】請求項４記載の発明は、請求項３記載の発
明において、バッファ制御手段は、Ｉ／Ｏデバイスの処
理速度に応じてバッファ手段のバッファサイズを可変に
するバッファサイズ制御手段を具備する構成を採る。

【００２１】この構成により、外部Ｉ／Ｏデバイスの処
理能力の違いを吸収し、１つのＩ／Ｏデバイスが内部バ
スを占有することがなくなり、複数のＩ／Ｏがメモリの
アクセスを同時に動作させることができる。

【００２２】請求項５記載の発明は、請求項２乃至請求
項４のいずれかに記載の発明において、シーケンサ制御
手段は、各Ｉ／Ｏデバイスごとの転送プログラムを記憶
するプログラムメモリと、前記転送プログラムの各チャ
ネルごとのプログラムカウンタを記憶するプログラムカ
ウンタメモリと、現在動作中のチャネルを記憶するとと
もに、前記プログラムカウンタメモリのリード／ライト
および停止を制御するプログラムカウンタメモリ制御手
段とを具備する構成を採る。

【００２３】この構成により、各チャネルごとに転送モ
ードを切り替えることができ、転送サイズごとに動作す
るチャネルが切り替えられ効率的にシーケンサが動作で
きる。また、プログラムを変更してもプログラムカウン
タメモリの内容を変更すればよいので柔軟にいろいろな
転送モードに対応できる。また、プログラムの切り替え
はメモリの転送終了信号ではなく、自ら停止制御するの
で、終了信号の待ち時間がなく、高速にシーケンサが動
作できる。

【００２４】請求項６記載の発明は、請求項２乃至請求
項５のいずれかに記載の発明において、シーケンサ制御
手段は、転送データの残データサイズを記憶するデータ
サイズメモリと、データ転送最小単位を記憶するバース
トサイズメモリと、予めデータ転送最小単位となる設定
値を記憶し、転送データの残データサイズに応じて前記
データサイズメモリのデータ転送最小単位の更新処理を
実行するバーストサイズ制御手段とを具備する構成を採
る。

【００２５】この構成により、データ転送最小単位であ
るバーストサイズを転送データの転送中のラインの残デ
ータサイズに応じて自動的に変更できるので、プログラ
ムメモリにバーストサイズを変更するプログラムを持た
せる必要が無く、転送処理時間を短くすることができ
る。

【００２６】請求項７記載の発明は、請求項６記載の発
明において、バーストサイズ制御手段は、転送データの
残データサイズが前記データ転送最小単位より少なくな
った場合、記憶する設定値のうち残データサイズ以下で
最大のものをバーストサイズメモリに設定する構成を採
る。

【００２７】この構成により、初期設定したバーストサ
イズより残データサイズが小さくなった場合に、最適な
値をバーストサイズとして更新できるので、同様の処理
において、転送処理時間を最短にすることができる。

【００２８】請求項８記載の発明は、請求項６又は請求
項７記載の発明において、シーケンサ制御手段は、デー
タ転送先のメモリのピッチサイズを記憶するピッチサイ
ズメモリと、前記メモリの転送中のラインの先頭アドレ
スを記憶するアドレスメモリとを具備し、転送が終了し
たラインの先頭アドレスにピッチサイズを加算して、次
のラインの先頭アドレスを算出する構成を採る。

【００２９】この構成により、メモリの矩形領域に転送
データをライト及びリードする場合において、転送デー
タを書き込むラインを更新するときに、自動的にライン
の先頭位置アドレスを算出できるので、プログラムメモ
リにラインを更新する毎に先頭位置アドレスを計算する
プログラムを持たせる必要が無く、転送処理時間を短く
することができる。

【００３０】請求項９記載の発明は、請求項２乃至請求
項８のいずれかに記載の発明において、内部バス・メモ
リ制御手段は、メモリへの転送データの書き込み動作お
よび読み出し動作をコントロールするメモリ制御手段
と、転送起動コマンドを一時格納するコマンドバッファ
と、前記メモリ制御手段が前記転送起動コマンドを受付
可能な状態である場合に、前記転送起動コマンドを出力
するコマンドバッファ制御手段とを具備する構成を採
る。

【００３１】この構成により、メモリ動作中でもシーケ
ンサ制御部からのコマンドを受け付けることができるの
で、シーケンサ制御部は、その後の処理を開始するまで
の待ち時間が無く、メモリは、最も速い転送帯域での動
作が可能となり、転送処理時間を短くすることができ
る。

【００３２】請求項１０記載の発明は、請求項９記載の
発明において、コマンドバッファ制御手段は、予め定め
られたＩ／Ｏデバイスの優先度に従って転送起動コマン
ドを出力する構成を採る。

【００３３】この構成により、予め定められているＩ／
Ｏデバイス毎の優先度に応じて、コマンドの処理順を制
御できるので、システムでのデータ転送の処理に柔軟性
を持たせることができ、リアルタイム処理を必要とする
デバイスの転送帯域を確保し、リアルタイム処理での送
り側の転送が間に合わなくなる所謂アンダーランを防ぐ
ことができる。

【００３４】請求項１１記載の発明は、請求項９又は請
求項１０記載の発明において、内部バス・メモリ制御手
段は、マスクデータを記憶するマスクデータメモリと、
前記マスクデータに基づき転送データの一部とメモリデ
ータの一部を合成してＲＭＷデータを作成するＲＭＷ制
御手段とを具備し、メモリ制御手段は、転送データと前
記ＲＭＷデータを選択してメモリに出力する構成を採
る。

【００３５】この構成により、データの最初または最後
の書き込み処理にビット単位の端数が発生する場合で
も、通常のデータ転送と同様にバイト単位でデータ転送
を行えるので、プログラムメモリにビット単位でライト
するプログラムを持たせる必要が無く、転送処理時間を
短くすることができる。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。（実施の形態１）図１は、本発明の実施の形態における
データ転送装置の概略構成を示すブロック図である。

【００３７】図１に示すように、データ転送装置１は、
Ｉ／Ｏデバイス２ａ、２ｂ及び２ｃと、専用バス３を介
して接続されている。

【００３８】データ転送装置１は、Ｉ／Ｏデバイス２と
の間でデータのやり取り（書き込み、読み出し）を行な
う記憶手段としてのメモリ４と、メモリ４の動作と内部
バス（後出）のデータ伝送動作をコントロールする制御
手段としての内部バス・メモリ制御部５と、Ｉ／Ｏデバ
イス２ａ〜２ｃからの転送要求の制御信号を受けてメモ
リ４につながるバスをコントロールするバス制御部６
と、メモリ４に対するデータの書き込み、読み出しに際
してデータを一時的に格納して転送動作の緩衝を行なう
バッファ部７と、データ転送に際してバッファ部７にお
けるデータの蓄積動作をコントロールするバッファ制御
部８と、データ転送装置の制御をするシーケンサ制御部
９と、メモリ４に対するデータの伝送路を構成する内部
バス１０とから主に構成されている。

【００３９】Ｉ／Ｏデバイス２ａ〜２ｃはそれぞれ、フ
ラグを解読するフラグデコード部２１と、専用バス３を
とおして転送されたデータを送信したり受信したりする
データ入出力部２２とを有している。

【００４０】専用バス３は、処理データの伝送路となる
データバス３１と、フラグデータの伝送路となるフラグ
バス３２とから構成されている。

【００４１】内部バス・メモリ制御部５は、メモリアド
レス及び転送サイズにしたがってメモリ４への転送デー
タの書き込み動作および読み出し動作をコントロールす
るメモリ制御部５０１と、転送装置内部において、内部
バス１０からメモリ４へのデータの取り込み動作、或い
はメモリ４から内部バス１０へのデータの送り出し動作
の制御を行なう内部バス制御部５０２と、メモリアドレ
ス及び転送サイズデータを一時格納するコマンドバッフ
ァ５０３と、メモリ制御部５０１へのコマンドバッファ
５０３内に格納されたデータの読み出し動作をコントロ
ールするコマンドバッファ制御部５０４と、転送データ
の処理順序を制御する優先度記憶部５０５とを有してい
る。

【００４２】また、内部バス・メモリ制御部５は、ＲＭ
Ｗ(Read−Modified−Write)動作におけるマスクデータ
を記憶するマスクデータメモリ５０６と、ＲＭＷ動作に
おける転送データのリード／ライトを制御するＲＭＷ制
御部５０７とを有している。

【００４３】ここで、ＲＭＷ動作とは、マスクデータの
ビット設定情報によって、メモリ制御部がリードしたメ
モリ内データとバッファ部の内部データのどちらのデー
タを有効にするかをビット単位で決定する動作のことで
あり、この動作により決定されたデータをＲＭＷデータ
という。

【００４４】図２は、本実施の形態におけるメモリ制御
部及びその周辺部の概略構成を示すブロック図である。

【００４５】メモリ制御部５０１は、バ−ストサイズを
記憶する転送カウンタ５０８と、メモリアドレスを記憶
するメモリアドレス記憶部５０９と、通常のライト動作
とＲＭＷ動作との切り替えにより各回路の制御を行うメ
モリシーケンサ５１０と、ＲＭＷ動作か否かを判別する
転送データ判別部５１１と、転送データ判別部５１１の
判別結果に基づき、メモリ４に書き込むデータとして、
内部データとＲＭＷデータとの切替えを行うメモリデー
タ制御部５１２とを有する。

【００４６】図１にもどり、バス制御部６は、Ｉ／Ｏデ
バイス２からの転送要求の制御信号を受けてバスを調停
するバス調停制御部６０１と、バス調停制御部６０１の
出力信号により要求許可を示すフラグ（コード化した信
号）信号を生成しバスの制御を変化させるフラグ制御部
６０２と、データ転送サイズをカウントし転送終了を判
断する転送サイズ制御部６０３とを備えている。

【００４７】バッファ部７はデータバス３１との間にお
いて送受信されるデータを一時格納する第１のバッファ
７０１と、第１のバッファ７０１に接続されるとともに
内部バス１０との間において送受されるデータを一時格
納する第２のバッファ７０２と、第１のバッファ７０１
と第２のバッファ７０２との間に複数段にわたって配置
され転送データを格納する複数のバッファＲＡＭ７０３
と、データバス３１と内部バス１０との間において第１
および第２のバッファ７０１、７０２並びにバッファＲ
ＡＭ７０３に対して並列に接続されバッファＲＡＭ７０
３へのデータの格納動作を制御する第１および第２のフ
リップフロップ７０４，７０５とを備えている。

【００４８】バッファ制御部８は、データの入出力動作
を制御する入出力制御部８０１と、入出力制御部８０１
からの制御信号にしたがいバッファＲＡＭ７０３の書き
込み、または読み出しの動作をコントロールするＲ／Ｗ
制御部８０２と、Ｒ／Ｗ制御部８０２からの制御信号に
よりメモリ４の書き込みアドレスを算出するライトアド
レスカウンタ８０３と、メモリ４の読み出しアドレスを
算出するリードアドレスカウンタ８０４とから構成され
るアドレスカウンタ８０５と、バッファ部７のデータ格
納サイズを制御するバッファサイズ制御部８０６と、ア
ドレスカウンタ８０５からのアドレス信号およびバッフ
ァサイズ制御部８０６からの制御信号を基に転送要求信
号を発生出力する転送要求制御部８０７とを備えてい
る。

【００４９】シーケンサ制御部９は、制御動作を実行す
るための各種転送モードのプログラムが格納されたプロ
グラムメモリ９０１と、プログラムメモリ９０１から出
力される信号によりオン／オフ動作してコード化するフ
リップフロップ９０２と、フリップフロップ９０２の動
作により出力されたコードを解読するデコード部９０３
と、デコード部９０３による解読データに基づいてシー
ケンサ制御動作を行なう実行ユニット部９０４とを備え
ている。

【００５０】また、シーケンサ制御部９は、シーケンサ
制御動作におけるプログラムメモリ９０１の読み出しを
行なうため各Ｉ／Ｏデバイス（チャネル）ごとのプログ
ラムカウンタを格納するプログラムカウンタメモリ９０
５と、このプログラムカウンタメモリ９０５のＲ／Ｗ
（リード／ライト）動作をコントロールするプログラム
カウンタメモリ制御部９０６と、プログラムカウンタメ
モリ９０５からのデータに基づきプログラムメモリ９０
１のプログラムデータ読み出し信号を生成するプログラ
ムカウンタ９０７と、プログラムカウンタ９０７からの
信号を基にカウント値を＋１加算するＩＮＣ部９０８
と、デコード部９０３の出力信号とプログラムカウンタ
メモリ９０５の出力信号とＩＮＣ部９０８の出力信号の
うち１つを選択出力してプログラムカウンタ９０７へ送
付するセレクタ９０９と、プログラムカウンタメモリ制
御部９０６の出力信号とプログラムカウンタ９０７から
の出力信号のうち１つを選択出力してプログラムカウン
タメモリ９０５へ送付するセレクタ９１０とを備えてい
る。

【００５１】実行ユニット部９０４は、データサイズを
記憶するデータサイズメモリ９１１と、データサイズメ
モリ９１１からのデータに対して転送サイズを減算して
シーケンサ制御の処理を行なうＳＵＢ部９１２と、デコ
ード部９０３の出力信号とＳＵＢ部９１２の出力信号の
うち１つを選択出力してデータサイズメモリ９１１へ送
付するセレクタ９１３と、データライン数で決定される
ラインサイズを記憶するラインサイズメモリ９１４と、
ラインサイズメモリ９１４のデータに対してデクリメン
ト処理を行なうＤＥＣ部９１５と、デコード部９０３の
出力信号とＤＥＣ部９１５の出力信号のうち１つを選択
出力してラインサイズメモリ９１４へ送付するセレクタ
９１６とを備えている。

【００５２】また、実行ユニット部９０４は、メモリア
ドレスを記憶する第１アドレスメモリ９１７と、ライン
の先頭アドレスを記憶する第２アドレスメモリ９１８
と、第１アドレスメモリ９１７の出力信号と第２アドレ
スメモリ９１８の出力信号のうち１つを選択出力してＡ
ＤＤ部９２０へ送付するセレクタ９１９と、セレクタ９
１９からのデータに対して転送サイズの加算処理を行な
うＡＤＤ部９２０と、デコード部９０３の出力信号とＡ
ＤＤ部９２０の出力信号のうち１つを選択出力して第１
アドレスメモリ９１７及び第２アドレスメモリ９１８へ
送付するセレクタ９２１とを備えている。

【００５３】また、実行ユニット部９０４は、転送プロ
グラムの１ラインデータサイズを記憶するレングスサイ
ズメモリ９２２と、転送プログラムのデータ転送最小単
位を記憶するバーストサイズメモリ９２３と、バースト
サイズメモリ９２３を制御するバーストサイズ制御部９
２４と、転送プログラムのピッチサイズを記憶するピッ
チサイズメモリ９２５と、バーストサイズメモリ９２３
の出力信号とバーストサイズ制御部９２４の出力信号の
うち１つを選択出力してＳＵＢ部９１２及びセレクタ９
２７へ送付するセレクタ９２６と、ピッチサイズメモリ
９２５の出力信号とセレクタ９２６の出力信号のうち１
つを選択出力してＡＤＤ部９２０へ送付するセレクタ９
２７とを備えている。

【００５４】次に、上記データ転送装置の動作について
説明する。

【００５５】まず、Ｉ／Ｏデバイス２とデータ転送装置
間とのハンドシェークを説明する。複数のＩ／Ｏデバイ
ス２ａ、２ｂ及び２ｃは専用バス３に接続されている。
データ転送したいＩ／Ｏデバイス２は、データ転送装置
にリクエスト信号ＲＥＱを出力する。バス制御部６内の
バス調停制御部６０１はそのリクエスト信号ＲＥＱを検
知し、調停、優先順位を判断する。フラグ制御部６０２
はバス調停制御部６０１からの情報からそれぞれのＩ／
Ｏデバイス２に対応したフラグ（コード化した情報）信
号をフラグバス３２に出力する。

【００５６】リクエスト信号ＲＥＱを出力したＩ／Ｏデ
バイス２は、そのフラグ信号を判断して自分自身に割り
当てられたコードと一致するかをフラグデコード部２１
で調べ、合致していた場合リクエスト信号の出力を停止
するとともにデータバス３１上にデータを出力するか、
またはデータバス３１上のデータをＩ／Ｏデバイス２内
部に取り込む。なお、Ｉ／Ｏデバイス２は、自身のコー
ドが割り当てられている。

【００５７】図３は、専用データバスのデータ転送のタ
イミング図である。

【００５８】まず、リクエスト信号が一つのみ出力して
いる場合（タイミング１〜４：図３のクロック信号ＣＬ
Ｋの上側に記載された番号、以下同じ）について説明す
る。

【００５９】Ｉ／Ｏデバイス（２ａとする）はバス基本
クロックの立ち上がりに同期してタイミング（１）でリ
クエスト信号ＲＥＱ０を出力する。バス調停制御部６０
１はリクエスト信号ＲＥＱ０を検知して優先順位を決
め、フラグ制御部６０２はそのＩ／Ｏデバイス２ａに対
応したフラグ信号ＦＬＧをタイミング（２）の立ち上が
りで出力する。リクエストＲＥＱ０を出力していたＩ／
Ｏデバイス２ａはフラグ信号ＦＬＧをタイミング（３）
の立ち上がりで取り込みコードが合致しているかを判断
する。そして、コードが合致していたならば即座にリク
エスト信号ＲＥＱ０の出力をとりやめる。また、データ
入出力部２２は、Ｉ／Ｏデバイス２ａがデータを取り込
む場合にはタイミング（３）のサイクルでデータバス３
１上にデータが出力されるのでタイミング（４）の立ち
上がりでデータを取り込む。また、Ｉ／Ｏデバイス２ａ
がデータを出力する場合はタイミング（３）からデータ
バス３１上に出力を始め、タイミング（４）の立ち上が
りで出力を止める。このように、データ転送装置は、転
送要求、転送要求許可、データの出し入れをパイプライ
ン（時系列）処理するようなタイミングをとりデータ転
送を行う。

【００６０】次に、Ｉ／Ｏデバイス２ａによってリクエ
スト信号ＲＥＱ０が出力され、同時にＩ／Ｏデバイス２
ｂによってリクエスト信号ＲＥＱ１が出力された場合の
動作タイミング（６）〜（１０）について説明する。優
先順位はＲＥＱ０＞ＲＥＱ１とする。また、Ｉ／Ｏデバ
イス２ａはデータを出力、Ｉ／Ｏデバイス２ｂはデータ
を取り込む動作を行なおうとしているものとする。

【００６１】Ｉ／Ｏデバイス２ａおよび２ｂは、それぞ
れタイミング（６）の立ち上がりでリクエスト信号ＲＥ
Ｑ０とリクエスト信号ＲＥＱ１を同時に出力する。バス
調停制御部６０１は、タイミング（７）でリクエスト信
号ＲＥＱ０とＲＥＱ１を検知し、優先順位を決め、フラ
グ制御部６０２はそれに対応したフラグを出力する。ま
ず、タイミング（７）でＩ／Ｏデバイス２ａに対応した
フラグ信号ＦＬＧ０を出力し、その次のタイミング
（８）でＩ／Ｏデバイス２ｂに対応したフラグ信号ＦＬ
Ｇ１を出力する。データに関して、Ｉ／Ｏデバイス２ａ
は、フラグ信号ＦＬＧ０を検知した後にフラグ信号ＦＬ
Ｇを取り込みコードが合致しているかを判断する。そし
て、コードが合致していたならばデータ入出力部２２に
出力許可の信号を出しタイミング（８）のサイクルにデ
ータ出力する。Ｉ／Ｏデバイス２ｂは、その次のサイク
ルでデータバス３１上のデータをタイミング（１０）の
立ち上がりで取り込む。それぞれのリクエスト信号ＲＥ
Ｑ０、ＲＥＱ１に対して１サイクルごとにデータの切り
替えを行いデータ転送をする。

【００６２】図４は、本実施の形態におけるフラグバス
に出力する各ビットの内容構成図である。ここでは、Ｉ
／Ｏデバイス２ａからメモリ４へデータ転送する操作に
おいて、メモリ４へライトするまでの動作を説明する。
この場合において、Ｉ／Ｏデバイス２ａはフラグ信号Ｆ
ＬＧのコードの０に割り当てられているものとする。シ
ーケンサ制御部９において、プログラムメモリ９０１と
しては、各種の転送モードに対応したプログラムがあら
かじめ記憶されているＲＯＭが使用されているものと想
定する。ただし、このプログラムは柔軟に転送モードに
対応が図れるように随時Ｒ／ＷができるＲＡＭも想定し
ている。

【００６３】次に、本実施の形態におけるシーケンサ制
御部のデータ転送処理動作の流れについて、図５を用い
て説明する。ここでは、Ｉ／Ｏデバイス２ａからメモリ
４へデータ転送する操作において、メモリ４へライトす
るまでの動作を説明する。図５は、本実施の形態におけ
るデータ転送処理動作の流れを示すフロー図である。

【００６４】まず、転送モードの実行処理が開始される
と、初期設定としてプログラムメモリ９０１からプログ
ラムデータを読み出す。プログラムメモリ９０１からの
プログラムデータに対して、デコード部９０３において
コードを解読し、解読結果を用いて、Ｉ／Ｏデバイス２
ａに対応する実行ユニット部９０４のデータサイズメモ
リ９１１及びレングスサイズメモリ９２２にデータサイ
ズ、ラインサイズメモリ９１４にライン数、およびメモ
リ４にライトする先頭アドレスを第１アドレスメモリ９
１７に設定する。また、バーストサイズ制御部９２４
に、サポート可能ないくつかのバーストサイズを予め設
定し、バーストサイズメモリ９２３に、バーストサイズ
制御部９２４に設定されたバーストサイズの中で、デー
タサイズより小さいものの内、最大のバーストサイズを
設定する。

【００６５】また、転送サイズ制御部６０３に総転送サ
イズを設定する。また、データの流れがＩ／Ｏデバイス
２ａからメモリ４の方向であることをバッファ制御部８
内の入出力制御部８０１に設定する。そして、バッファ
サイズ制御部８０６にＩ／Ｏデバイス２ａの処理能力に
応じたバッファサイズ、転送サイズを設定する。また、
アドレスカウンタ８０４に初期リードアドレス、アドレ
スカウンタ８０３に初期ライトアドレスを設定する（Ｓ
Ｔ５０１）。

【００６６】次に、プログラムカウンタメモリ９０５に
今回転送するモードに対応したプログラムカウンタ９０
７（プログラムメモリ９０１のアドレスに相当）を設定
する。上述した初期設定はプログラムメモリ９０１を動
作させて設定したが、外部からのインタフェース（コン
トロールバス）によって設定することも想定できる。Ｉ
／Ｏデバイス２ａからのリクエスト信号ＲＥＱ０はバス
制御部６内のバス調停制御部６０１で検知、調停する。
その結果をフラグ制御部６０２はフラグ信号ＦＬＧ０を
発生しフラグバス３２上に出力する。

【００６７】また、転送サイズ制御部６０３はサイズを
更新（デクリメント）し、転送サイズが終了したかを判
断する。Ｉ／Ｏデバイス２ａは上述したタイミングでデ
ータバス３１上にデータを出力する。データバス３１上
のデータは、バッファ部７の第１のフリップフロップ７
０４にラッチされ、その後バッファＲＡＭ７０３にライ
トされる。その際、バッファ制御部８内のＲ／Ｗ制御部
８０２はＲ／Ｗ信号を出力し、アドレスカウンタ８０５
は設定されたライトアドレスカウンタ８０３によってカ
ウントされた値を出力しバッファＲＡＭ７０３の制御を
する。

【００６８】また、ライトと同時にライトアドレスカウ
ンタ８０３を更新（インクリメント）する。さらにライ
トアドレスカウンタ８０３とリードアドレスカウンタ８
０４を比較して任意のサイズ（転送サイズ）がバッファ
ＲＡＭ７０３に入っているかどうかを転送要求制御部８
０７で判断する。（任意のサイズは初期設定によってバ
ッファサイズ制御部８０６に記憶されている。）以上説明した手順を何回か繰り返し、任意の転送サイズ
がバッファＲＡＭ７０３に入った時に転送要求制御部８
０７はシーケンサ制御部９のプログラムカウンタメモリ
制御部９０６にデータ要求信号を出力する。プログラム
カウンタメモリ制御部９０６は、その要求を検知してＩ
／Ｏデバイス２ａの転送モードに対応したプログラムカ
ウンタ９０７をプログラムカウンタメモリ９０５から読
み出し、それをプログラムカウンタ９０７としてプログ
ラムを起動しそのプログラムを逐次実行していく。

【００６９】次に、内部バス・メモリ制御部５の優先度
記憶部５０５に優先度情報を設定する（ＳＴ５０２）。

【００７０】次に、コマンドバッファ５０３に空きある
か否かを確認する。コマンドバッファ５０３に空きが無
い場合、シーケンサ制御部からの転送起動コマンドを受
け付けられないので、コマンドバッファ５０３に空きが
できるまで待機する（ＳＴ５０３）。

【００７１】コマンドバッファ５０３に空きがあると、
プログラムメモリ９０１からのコード情報は、デコード
部９０３で解釈されて、内部バス・メモリ制御部５のコ
マンドバファ５０３にメモリアドレス及びバーストサイ
ズを出力するとともに（ＳＴ５０４）、コマンドバッフ
ァ制御部５０４に起動信号を出力し、コマンドバッファ
起動する（ＳＴ５０５）。

【００７２】ここで、本実施の形態におけるコマンドバ
ッファ制御部のコマンド処理の動作について、図６を用
いて説明する。図６は、本実施の形態におけるコマンド
バッファ制御部のコマンド処理の動作の流れを示すフロ
ー図である。

【００７３】まず、コマンドバッファ制御部５０４は、
起動信号を受信すると（ＳＴ６０１）、メモリ制御部５
０１が動作中であるか否か確認する（ＳＴ６０２）。メ
モリ制御部５０１が動作中であれば、動作が終了するま
で待機する。

【００７４】メモリ制御部５０１の動作が終了し、コマ
ンドの受付が可能な状態となると、コマンドバッファ制
御部５０４は、優先度記憶部５０５に保持されている優
先度情報に基づき、コマンドバファ５０３に現在保持さ
れているコマンドの中でもっとも優先度（プライオリテ
ィ）の高いものを選択し（ＳＴ６０３）、そのコマンド
のメモリアドレス及びデータサイズ情報をメモリ制御部
５０１に設定し（ＳＴ６０４）、メモリ動作起動信号を
出力する（ＳＴ６０５）。

【００７５】予め定められているＩ／Ｏデバイス毎の優
先度に応じて、コマンドの処理順を制御することによ
り、システムでのデータ転送の処理に柔軟性を持たせる
ことができ、リアルタイム処理を必要とするデバイスの
転送帯域を確保し、アンダーランを防ぐことができる。

【００７６】メモリ動作起動信号を出力後、コマンドバ
ッファ制御部５０４は、コマンドバッファ５０３に他の
コマンドが有れば、ＳＴ６０２からＳＴ６０５の処理を
繰り返す。他のコマンドが無ければ、待機状態に戻り、
コマンド処理を終了する（ＳＴ６０６）。

【００７７】転送起動コマンドをメモリバッファ５０３
に一端保持することにより、転送起動コマンドを直接メ
モリ制御部へ出力する場合に比べ、メモリ動作中でもシ
ーケンサ制御部からのコマンドを受け付けることができ
るので、シーケンサ制御部は、その後の処理を開始する
までの待ち時間が無く、メモリは、最も速い転送帯域で
の動作が可能となり、転送処理時間を短くすることがで
きる。

【００７８】データは、内部バス・メモリ制御部５内の
内部バス制御部５０２からのコントロールによってバッ
ファＲＡＭ７０３から読み出される。リードアドレスカ
ウンタ８０４からリードアドレスを出力しリードするご
とにリードアドレスカウンタ８０４を更新（インクリメ
ント）する。メモリ制御部５０１はデータを指定された
メモリ４のアドレスに、指定サイズ分ライトする。

【００７９】図５にもどり、シーケンサ制御部９は、デ
ータサイズメモリ９１１に保持されているデータサイズ
からバーストサイズメモリ９２３に保持されているバー
ストサイズを減算（ＳＵＢ）更新する（ＳＴ５０６）。

【００８０】続いて、シーケンサ制御部９は、データサ
イズが０になったか否かをチェックし（ＳＴ５０７）、
上記データサイズが０になっていればラインサイズメモ
リ９１４に保持されているラインサイズをデクリメント
する（ＳＴ５０８）。次いで、全転送サイズが０になっ
たか否かをチェックし（ＳＴ５０９）、全転送サイズが
０になっていればプログラムは、必要な処理を行なった
と認識し、その後シーケンサ停止命令（切り替え命令）
を出力して（ＳＴ５１０）、一連の処理動作を終了す
る。

【００８１】他方、ＳＴ５０７においてデータサイズが
０になっていないと判断された場合は、第１アドレスメ
モリ９１７に保持されているアドレスをバーストサイズ
分加算（ＡＤＤ）更新する（ＳＴ５１１）。

【００８２】そして、バーストサイズ制御部９２４は、
ＳＴ５０６にて更新したデータサイズとバーストサイズ
とを比較して、バーストサイズメモリ９２３に、次転送
のバーストサイズを設定する（ＳＴ５１２）。更新した
データサイズがバーストサイズより大きい場合は、現バ
ーストサイズを設定し（ＳＴ５１３）、更新したデータ
サイズがバーストサイズより小さい場合は、バーストサ
イズ制御部９２４に設定された中で、更新したデータサ
イズ以下で最大のバーストサイズを設定する（ＳＴ５１
４）。

【００８３】データ転送最小単位であるバーストサイズ
を転送データの転送中のラインの残データサイズに対応
して自動的に変更することにより、初期設定したバース
トサイズより残データサイズが小さくなった場合に、プ
ログラムメモリにバーストサイズを変更するプログラム
を持たせる必要が無く、転送処理時間を短くすることが
できる。

【００８４】その後、プログラムメモリは、自らシーケ
ンサ停止命令を出力して（ＳＴ５１５）、ＳＴ５０２の
プログラムカウンタを記憶して次のシーケンサ起動に備
える。

【００８５】また、ＳＴ５０９においてトータルデータ
サイズが０になっていないと判断された場合は、データ
サイズメモリ９１１に、レングスサイズメモリ９２２に
保持されたデータサイズを再設定する（ＳＴ５１６）。
そして、ＳＴ５１１からＳＴ５１５までの処理を行い、
次のシーケンサ起動に備える。

【００８６】プログラムカウンタメモリ制御部９０６は
停止命令が出たことを検知し、現状のプログラムカウン
タ９０７をプログラムカウンタメモリ９０５のＩ／Ｏデ
バイス２ａ（チャネル０）のアドレスにライトする。ま
た他のチャンネルに属するＩ／Ｏデバイス２ｂまたは２
ｃからの転送要求があるかないかを判断し、要求が無い
場合は次の転送要求の起動信号が出力されるまでシーケ
ンサ制御部９が停止するよう制御する。

【００８７】また、他に転送要求があればそれに対応し
たプログラムカウンタ９０７をプログラムカウンタメモ
リ９０５から読み出して別の転送モード動作を始める。
このようにプログラムカウンタメモリ制御部９０６は転
送要求によってシーケンサ制御部９を起動し、停止命令
によってプログラムの停止または他のプログラム動作に
切り替えることができる。

【００８８】以上の処理動作によりＩ／Ｏデバイス２ａ
からメモリ４へのライトを行なうことができる。

【００８９】次に、メモリ４からＩ／Ｏデバイス２ｂへ
向けてデータ転送する動作について説明する。上述した
ように初期設定としてプログラムカウンタメモリ９０
５、データサイズメモリ９１１、ラインサイズメモリ９
１４、第１アドレスメモリ９１７、転送サイズ制御部６
０３、バッファサイズ制御部８０６にそれぞれプログラ
ムカウンタ、データサイズ、ライン数、アドレス、転送
サイズ、バッファサイズを設定する。また、バーストサ
イズ制御部９２４に、サポート可能ないくつかのバース
トサイズを予め設定し、バーストサイズメモリ９２３
に、バーストサイズ制御部９２４に設定されたバースト
サイズの中で、データサイズより小さいものの内、最大
のバーストサイズを設定する。

【００９０】また、データの流れる方向をメモリ４から
Ｉ／Ｏデバイス２ｂの方向として入出力制御部８０１に
設定する。

【００９１】初期設定後、すぐにメモリ４からデータを
読み出し、バッファＲＡＭ７０３に格納する。これは初
期設定終了後に完了信号が（プログラムメモリ９０１も
しくはインタフェースより）出力される。その完了信号
がデータ転送要求信号となりプログラムカウンタメモリ
制御部９０６はプログラムカウンタメモリ９０５からＩ
／Ｏデバイス２ｂの転送モードプログラムカウンタを読
み出してプログラムを起動する。

【００９２】プログラムは必要処理後にアドレス、バー
ストサイズをコマンドバッファ５０３に出力し、コマン
ドバッファ制御部５０４に起動信号を出力し、コマンド
バッファ起動する。その後、プログラムメモリは、デー
タサイズ、ラインサイズ、アドレスを計算してシーケン
サ停止命令を出力する。また、それに伴いプログラムカ
ウンタ９０７をプログラムカウンタメモリ９０５にライ
トする。動作し始めたメモリ制御部５０１は指定メモリ
アドレスから転送サイズ分リードし、内部バス制御部５
０２の制御にしたがってデータを転送する。

【００９３】バッファＲＡＭ７０３は、内部バス制御部
５０２の制御にしたがって出てくるデータを第２のフリ
ップフロップ７０５にラッチし、指定されたライトアド
レスに順次書き込む。またバッファＲＡＭ７０３にライ
トするごとにライトアドレスカウンタ８０３を更新（イ
ンクリメント）していく。

【００９４】Ｉ／Ｏデバイス２ｂは、データ転送要求信
号すなわちリクエスト信号ＲＥＱ１を出力する。バス制
御部６は、その要求に対してフラグ信号ＦＬＧ１を出力
しそれをＲ／Ｗ制御部８０２にも出力する。Ｒ／Ｗ制御
部８０２は設定されたリードアドレスカウンタ８０４の
カウント値からデータを読み出しフラグ信号ＦＬＧ１の
次のサイクルにデータをデータバス３１上に出力する。
リードアドレスカウンタ８０４は、リードするごとにカ
ウント値を更新（インクリメント）する。Ｉ／Ｏデバイ
ス２ｂは、データバス３１上に出力されたデータを内部
に取り込む。また、転送要求制御部８０７は、ライトア
ドレスカウンタ８０３とリードアドレスカウンタ８０４
のカウント値を比較して、バッファＲＡＭ７０３の内容
が任意のデータサイズ（転送サイズ）分あるかどうかを
判断し、データがない場合は転送要求を出力し、シーケ
ンサ制御部９の起動をかける。

【００９５】以上のような動作を繰り返し、メモリ４か
らＩ／Ｏデバイス２ｂにデータ転送を行う。そして、転
送データサイズが０になると動作を終了する。

【００９６】次に、ＲＭＷ動作について、図２及び図７
を用いて説明する。ＲＭＷ動作は、データ転送の始めと
終わりの部分において、ビット単位での端数が発生する
場合に行われる。本実施の形態では、データの始め部分
に、ビット単位での端数が発生する場合について説明す
る。

【００９７】図２は、メモリ制御部及びその周辺部の概
略構成を示すブロック図である。図７は、本実施の形態
におけるＲＭＷ動作を示す概念図である。

【００９８】まず、ビット単位での端数がある場合、シ
ーケンサ制御部９は、データ転送動作の初期設定の際、
マスクデータメモリ５０６に、ライトデータの有効ビッ
トを決めるマスクデータ７ａ（１：内部データ有効、
０：メモリ内データ有効）を設定する。

【００９９】プログラムが動作すると、転送カウンタ５
０８にバーストサイズが、メモリアドレス記憶部５０９
にメモリアドレスが夫々設定される。また、メモリシー
ケンサ５１０は、プログラムからバーストサイズ内のデ
ータにビット単位での端数があることを検知し、転送デ
ータ判定部５１１に知らせ、メモリアドレス記憶部５０
９に設定されたメモリアドレスに対応するデータをメモ
リ４及びバッファ部７から出力させる。

【０１００】メモリ４から出力されたメモリ内データ７
ｂ及びバッファ部７から出力された内部データ７ｃはＲ
ＭＷ制御部５０７に送られる。

【０１０１】ＲＭＷ制御部５０７は、マスクデータ７ａ
のビットに基づき、１になっているビットは内部データ
７ｂを、０になっているビットはメモリ内データ７ｃを
有効にしたＲＭＷデータ７ｄを生成する。生成されたＲ
ＭＷデータ７ｄは、メモリデータ制御部５１２に出力さ
れる。

【０１０２】転送データ判定部５１１は、転送カウンタ
５０８の設定値及びメモリシーケンサ５１０の情報によ
り、ビット単位での端数があると判定する。メモリデ
ータ制御部５１２は、転送データ判定部５１１の判定結
果により、内部のスイッチを切り替え制御して、ＲＭＷ
データ７ｄをメモリ４に転送する。

【０１０３】なお、それ以降は、転送カウンタ５０８の
値がインクリメントされるので、転送データ判定部５１
１は、通常のライト動作であると判定する。メモリデー
タ制御部５１２は、転送データ判定部５１１の判定結果
により、内部のスイッチを切替え制御して、内部データ
をメモリ４に転送する。（実施の形態２）次に、本発明の他の実施の形態につい
て図面を参照して詳細に説明する。図８は、実施の形態
２におけるメモリの模式図である。本実施の形態は、図
８に示すように、メモリ８ａの矩形領域８ｂに転送デー
タをライトする場合に関するものである。

【０１０４】実施の形態２におけるシーケンサ制御部の
データ転送処理動作の流れについて、図９を用いて説明
する。図９は、実施の形態２におけるシーケンサ制御部
のデータ転送処理動作の流れを示すフロー図である。

【０１０５】図９において、ＳＴ９０１の初期設定は、
図５のＳＴ５０１の初期設定に加え、ピッチサイズメモ
リ９２５にピッチサイズ及び第２アドレスメモリ９１８
にメモリ４にライトする先頭アドレスを設定する。上記
以外の初期設定（ＳＴ９０１）については、図５の初期
設定（ＳＴ５０１）と同様であるので説明を省略する。

【０１０６】また、ＳＴ９０２からＳＴ９１５までの各
ステップの動作は、図５のＳＴ５０２からＳＴ５１５ま
での対応する各ステップの動作と同様であるので説明を
省略する。

【０１０７】ＳＴ９０９においてトータルデータサイズ
が０になっていないと判断された場合は、データサイズ
メモリ９１１に、レングスサイズメモリ９２２に保持さ
れていたデータサイズを再設定する（ＳＴ９１６）。ま
た、バーストサイズメモリ９２３に、バーストサイズ制
御部９２４に設定されたバーストサイズの中で、データ
サイズより小さいものの内、最大のバーストサイズを再
設定する（ＳＴ９１７）。

【０１０８】次に、第２アドレスメモリ９１８に保持さ
れているメモリ４にライトするラインの先頭アドレスに
ピッチサイズを加算し、第１アドレスメモリ９１７に保
持されているアドレスを一致させる（ＳＴ９１８）。そ
して、ＳＴ９１２からＳＴ９１５までの処理を行い、次
のシーケンサ制御に備える。

【０１０９】第２アドレスメモリ９１８を設け、このア
ドレスをメモリ４にライトするラインの先頭アドレスに
保持することにより、ライトするラインが更新された場
合、単純な計算でラインの先頭位置を割り出すことがで
きる。

【０１１０】以上の処理動作によりＩ／Ｏデバイス２ａ
からメモリ４の矩形領域へのライトを行うことができ
る。

【０１１１】

【発明の効果】以上説明したように本発明によれば、Ｉ
／Ｏデバイスの転送能力をバッファＲＡＭで吸収するこ
とができるので、データの出し入れを１サイクル毎に、
また複数Ｉ／Ｏデバイスが同時に動作していた場合に、
データの切り替え時間を実質的に０とすることができ、
バスの使用効率を上げて高速なデータ転送をすることが
できるデータ転送方法及びデータ転送装置を提供でき
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるデータ転送装置の
概略構成を示すブロック図。

【図２】本実施の形態におけるメモリ制御部及びその周
辺部の概略構成を示すブロック図。

【図３】本実施の形態における専用バスのデータ転送の
タイミング図。

【図４】本実施の形態におけるフラグバスに出力する各
ビットの内容構成図。

【図５】実施の形態１におけるシーケンサ制御部のデー
タ転送処理動作の流れを示すフロー図。

【図６】本実施の形態におけるコマンドバッファ制御部
のコマンド処理の動作の流れを示すフロー図。

【図７】本実施の形態におけるＲＭＷ動作を示す概念図

【図８】実施の形態２におけるメモリの模式図。

【図９】実施の形態２におけるシーケンサ制御部のデー
タ転送処理動作の流れを示すフロー図。

【図１０】従来のデータ転送装置の概略構成を示すブロ
ック図。

【符号の説明】

１データ転送装置２Ｉ／Ｏデバイス３専用バス４メモリ５内部バス・メモリ制御部６バス制御部７バッファ部８バッファ制御部９シーケンサ制御部１０内部バス３１データバス３２フラグバス５０１メモリ制御部５０２内部バス制御部５０３コマンドバッファ５０４コマンドバッファ制御部５０５優先度記憶部５０６マスクデータメモリ５０７ＲＭＷ制御部６０１バス調停制御部６０２フラグ制御部６０３転送サイズ制御部７０３バッファＲＡＭ７０４、７０５フリップフロップ８０１入出力制御部８０２Ｒ／Ｗ制御部８０５アドレスカウンタ８０６バッファサイズ制御部８０７転送要求制御部９０１プログラムメモリ９０３デコード部９０４実行ユニット部９０５プログラムカウンタメモリ９０６プログラムカウンタメモリ制御部９１１データサイズメモリ９１４ラインサイズメモリ９１７第１アドレスメモリ９１８第２アドレスメモリ９２２レングスサイズメモリ９２３バーストサイズメモリ９２４バーストサイズ制御部９２５ピッチサイズメモリ

Claims

【特許請求の範囲】

【請求項１】データを格納する記憶手段と、この記憶
手段と複数のＩ／Ｏデバイスとの間で転送される転送デ
ータを一時的に記憶するバッファ手段と、各Ｉ／Ｏデバ
イスに対応した転送プログラムを複数保持し、所定のＩ
／Ｏデバイス用の転送プログラムに切り替えながら転送
プログラムの実行を行なうシーケンサ制御手段と、前記
バッファ手段への転送データの書き込みまたは読み出し
を行なうバッファ制御手段と、前記シーケンサ制御手段
による転送プログラムの実行にしたがって、前記バッフ
ァ手段と前記メモリ間でのデータ転送を行なう内部バス
・メモリ制御手段とを設け、複数のＩ／Ｏデバイス用の
転送プログラムを切り替えて時系列動作させながら、複
数のＩ／Ｏデバイスとデータ転送装置間でデータの転送
を行なうことを特徴とするデータ転送方法。
【請求項２】外部装置としてのＩ／Ｏデバイスとの間
で転送されたデータを格納する記憶手段と、転送データ
を一時的に記憶するバッファ手段と、各Ｉ／Ｏデバイス
に対応した転送プログラムを複数保持し、所定のＩ／Ｏ
デバイス用の転送プログラムに切り替えながら転送プロ
グラムの実行を行なうシーケンサ制御手段と、前記バッ
ファ手段への転送データの書き込みまたは読み出しを行
なうバッファ制御手段と、前記シーケンサ制御手段によ
る転送プログラムの実行にしたがって、前記バッファ手
段と前記メモリ間でのデータ転送を行なう内部バス・メ
モリ制御手段とを具備することを特徴とするデータ転送
装置。
【請求項３】バッファ制御手段は、アドレスをカウン
トするアドレスカウンタ手段と、バッファ手段に対する
リード／ライト動作を制御するＲ／Ｗ制御手段と、Ｉ／
Ｏデバイスの各チャネルごとの入力／出力動作を制御す
る入／出力制御手段と、シーケンサ制御手段に対して転
送要求を行なう転送要求制御手段とを具備することを特
徴とする請求項２記載のデータ転送装置。
【請求項４】バッファ制御手段は、Ｉ／Ｏデバイスの
処理速度に応じてバッファ手段のバッファサイズを可変
にするバッファサイズ制御手段を具備することを特徴と
する請求項３記載のデータ転送装置。
【請求項５】シーケンサ制御手段は、各Ｉ／Ｏデバイ
スごとの転送プログラムを記憶するプログラムメモリ
と、前記転送プログラムの各チャネルごとのプログラム
カウンタを記憶するプログラムカウンタメモリと、現在
動作中のチャネルを記憶するとともに、前記プログラム
カウンタメモリのリード／ライトおよび停止を制御する
プログラムカウンタメモリ制御手段とを具備することを
特徴とする請求項２乃至請求項４のいずれかに記載のデ
ータ転送装置。
【請求項６】シーケンサ制御手段は、転送データの残
データサイズを記憶するデータサイズメモリと、データ
転送最小単位を記憶するバーストサイズメモリと、予め
データ転送最小単位となる設定値を記憶し、転送データ
の残データサイズに応じて前記データサイズメモリのデ
ータ転送最小単位の更新処理を実行するバーストサイズ
制御手段とを具備することを特徴とする請求項２乃至請
求項５のいずれかに記載のデータ転送装置。
【請求項７】バーストサイズ制御手段は、転送データ
の残データサイズが前記データ転送最小単位より少なく
なった場合、記憶する設定値のうち残データサイズ以下
で最大のものをバーストサイズメモリに設定することを
特徴とする請求項６記載のデータ転送装置。
【請求項８】シーケンサ制御手段は、データ転送先の
メモリのピッチサイズを記憶するピッチサイズメモリ
と、前記メモリの転送中のラインの先頭アドレスを記憶
するアドレスメモリとを具備し、転送が終了したライン
の先頭アドレスにピッチサイズを加算して、次のライン
の先頭アドレスを算出することを特徴とする請求項６又
は請求項７記載のデータ転送装置。
【請求項９】内部バス・メモリ制御手段は、メモリへ
の転送データの書き込み動作および読み出し動作をコン
トロールするメモリ制御手段と、転送起動コマンドを一
時格納するコマンドバッファと、前記メモリ制御手段が
前記転送起動コマンドを受付可能な状態である場合に、
前記転送起動コマンドを出力するコマンドバッファ制御
手段とを具備することを特徴とする請求項２乃至請求項
８のいすれかに記載のデータ転送装置。
【請求項１０】コマンドバッファ制御手段は、予め定
められたＩ／Ｏデバイスの優先度に従って転送起動コマ
ンドを出力することを特徴とする至請求項９記載のデー
タ転送装置。
【請求項１１】内部バス・メモリ制御手段は、マスク
データを記憶するマスクデータメモリと、前記マスクデ
ータに基づき転送データの一部とメモリデータの一部を
合成してRMWデータを作成するRMW制御手段とを具備し、
メモリ制御手段は、転送データと前記RMWデータを選択
してメモリに出力することを特徴とする請求項９又は請
求項１０記載のデータ転送装置。