JPH05151143A - Ｄｍａコントローラ内蔵コンピユータの割り込み処理方式 - Google Patents
Ｄｍａコントローラ内蔵コンピユータの割り込み処理方式Info
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- JPH05151143A JPH05151143A JP33782191A JP33782191A JPH05151143A JP H05151143 A JPH05151143 A JP H05151143A JP 33782191 A JP33782191 A JP 33782191A JP 33782191 A JP33782191 A JP 33782191A JP H05151143 A JPH05151143 A JP H05151143A
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- bus
- dma controller
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Abstract
(57)【要約】
【目的】 予めＤＭＡ転送より高い優先レベルに設定し
た割り込み要求がＤＭＡ転送中に入ったとき、その割り
込み要求を優先して実行させる。 【構成】 ＤＭＡ転送中の割り込み要求に対して、その
割り込み要因の優先レベルａがＤＭＡコントローラ２の
優先レベルｂよりも高い場合、ＤＭＡ転送を一時停止さ
せる信号ｃを出し、バス使用権をＣＰＵ１に返還させる
ことによって、割り込み処理を優先的に行なうことがで
きるようにする。さらに、割り込み処理の終了時にＣＰ
Ｕ１からＤＭＡ一時停止解除信号ｄが出力され、その信
号ｄによりＤＭＡ転送を再開させる。 【効果】 ＤＭＡコントローラの優先レベルを設定し、
ＤＭＡ転送中に、そのレベルより高い優先レベルの割り
込み要求が入ったときだけ、ＤＭＡ転送を一時停止させ
て、その割り込み処理を優先して実行できる。
た割り込み要求がＤＭＡ転送中に入ったとき、その割り
込み要求を優先して実行させる。 【構成】 ＤＭＡ転送中の割り込み要求に対して、その
割り込み要因の優先レベルａがＤＭＡコントローラ２の
優先レベルｂよりも高い場合、ＤＭＡ転送を一時停止さ
せる信号ｃを出し、バス使用権をＣＰＵ１に返還させる
ことによって、割り込み処理を優先的に行なうことがで
きるようにする。さらに、割り込み処理の終了時にＣＰ
Ｕ１からＤＭＡ一時停止解除信号ｄが出力され、その信
号ｄによりＤＭＡ転送を再開させる。 【効果】 ＤＭＡコントローラの優先レベルを設定し、
ＤＭＡ転送中に、そのレベルより高い優先レベルの割り
込み要求が入ったときだけ、ＤＭＡ転送を一時停止させ
て、その割り込み処理を優先して実行できる。
Description
【０００１】
【産業上の利用分野】この発明は、ＤＭＡ（ダイレクト
メモリアクセス）コントローラを内蔵したマイクロコン
ピュータ等の割り込み処理方式に関するものである。
メモリアクセス）コントローラを内蔵したマイクロコン
ピュータ等の割り込み処理方式に関するものである。
【０００２】
【従来の技術】図２は、従来のＤＭＡコントローラ内蔵
マイクロコンピュータの構成例を示すブロック図であ
る。図において、１はＣＰＵ、２はＤＭＡコントロー
ラ、３はバスアービタ、４は割り込みコントローラであ
る。バスアービタ３は、ＣＰＵ１とＤＭＡコントローラ
２の間でデータバスやアドレスバス等の使用権の調停を
行なう制御装置である。ＣＰＵ１は、ＲＯＭやＲＡＭな
どの記憶装置からプログラムやデータを読み出したり、
データの書き込みを行なったりすることにより命令を実
行する。従来、ＣＰＵ１よりもＤＭＡコントローラ２の
方がバス使用権の優先度が高いので、ＣＰＵ１動作中に
ＤＭＡ転送要求が入ると、バスアービタ３はＣＰＵ１の
バスアクセスの区切りでバス使用権をＤＭＡコントロー
ラ２に与える。割り込みコントローラ４は、複数の割り
込み要因の中から優先度の最も高い割り込み要因を選択
し、ＣＰＵ１に対して割り込み要求ｈを発生させる制御
装置である。各割り込み要因は優先度を持ち、例えば３
ビットからなるレジスタを有し、ソフトウェアで任意に
優先レベルを設定することができるものとする。ｅはＤ
ＭＡコントローラ２からバスアービタ３へ出力するバス
使用権要求信号、ｆ，ｇはバスアービタ３からそれぞれ
ＣＰＵ１，ＤＭＡコントローラ２に対するバス使用許可
信号である。ｋ，ｌ，ｍはそれぞれデータバス，アドレ
スバス，制御信号バスであり、１ａ，１ｂ，１ｃはＣＰ
Ｕ１とこれらのバスを接続するスイッチ、２ａ，２ｂ，
２ｃはＤＭＡコントローラ２とこれらのバスを接続する
スイッチである。ｉはバスアービタ３からスイッチ１
ａ，１ｂ，１ｃをオンオフ制御する制御信号、ｊはバス
アービタ３からスイッチ２ａ，２ｂ，２ｃをオンオフ制
御する制御信号である。
マイクロコンピュータの構成例を示すブロック図であ
る。図において、１はＣＰＵ、２はＤＭＡコントロー
ラ、３はバスアービタ、４は割り込みコントローラであ
る。バスアービタ３は、ＣＰＵ１とＤＭＡコントローラ
２の間でデータバスやアドレスバス等の使用権の調停を
行なう制御装置である。ＣＰＵ１は、ＲＯＭやＲＡＭな
どの記憶装置からプログラムやデータを読み出したり、
データの書き込みを行なったりすることにより命令を実
行する。従来、ＣＰＵ１よりもＤＭＡコントローラ２の
方がバス使用権の優先度が高いので、ＣＰＵ１動作中に
ＤＭＡ転送要求が入ると、バスアービタ３はＣＰＵ１の
バスアクセスの区切りでバス使用権をＤＭＡコントロー
ラ２に与える。割り込みコントローラ４は、複数の割り
込み要因の中から優先度の最も高い割り込み要因を選択
し、ＣＰＵ１に対して割り込み要求ｈを発生させる制御
装置である。各割り込み要因は優先度を持ち、例えば３
ビットからなるレジスタを有し、ソフトウェアで任意に
優先レベルを設定することができるものとする。ｅはＤ
ＭＡコントローラ２からバスアービタ３へ出力するバス
使用権要求信号、ｆ，ｇはバスアービタ３からそれぞれ
ＣＰＵ１，ＤＭＡコントローラ２に対するバス使用許可
信号である。ｋ，ｌ，ｍはそれぞれデータバス，アドレ
スバス，制御信号バスであり、１ａ，１ｂ，１ｃはＣＰ
Ｕ１とこれらのバスを接続するスイッチ、２ａ，２ｂ，
２ｃはＤＭＡコントローラ２とこれらのバスを接続する
スイッチである。ｉはバスアービタ３からスイッチ１
ａ，１ｂ，１ｃをオンオフ制御する制御信号、ｊはバス
アービタ３からスイッチ２ａ，２ｂ，２ｃをオンオフ制
御する制御信号である。
【０００３】次に、動作について説明する。ＣＰＵ１が
動作中にＤＭＡ転送要求が入った場合、ＤＭＡコントロ
ーラ２はバスアービタ３に対してバス使用権要求信号ｅ
をアサートし、バス使用権を要求する。バスアービタ３
は、バスサイクルの区切り目のタイミングでＣＰＵ１に
対するバス使用許可信号ｆをネゲートして、ＣＰＵ１の
動作を停止し、制御信号ｉによってスイッチ１ａ，１
ｂ，１ｃをオフにして、データバスｋ，アドレスバス
ｌ，制御信号バスｍをＣＰＵ１から切り離す。さらに、
制御信号ｊによってスイッチ２ａ，２ｂ，２ｃをオンに
して、ＤＭＡコントローラ２とデータバスｋ，アドレス
バスｌ，制御信号バスｍを接続し、バス使用許可信号ｇ
をＤＭＡコントローラ２へ出力する。これによって、Ｃ
ＰＵ１はＤＭＡ転送が終了するまで停止状態になる。一
方、バス使用権を与えられたＤＭＡコントローラ２はＤ
ＭＡ転送を開始する。ＤＭＡコントローラ２の動作中
（ＤＭＡ転送中）に割り込み要求が入った場合、割り込
みコントローラ４はその割り込み要求そのものは保持し
て、ＣＰＵ１へ割り込み処理の要求を出力するが、ＣＰ
Ｕ１が停止しているためＤＭＡ転送中は割り込み処理は
行なわれない。ＤＭＡ転送が終了すると、ＤＭＡコント
ローラ２はバスアービタ３に対するバス使用権要求ｅを
ネゲートする。バスアービタ３は、ＤＭＡコントローラ
２に対するバス使用許可信号ｇをネゲートし、制御信号
ｊによりスイッチ２ａ，２ｂ，２ｃをオフにして、ＤＭ
Ａコントローラ２とデータバスｋ，アドレスバスｌ，制
御信号バスｍを切り離す。さらに、ＣＰＵ１に対するバ
ス使用許可信号ｆをアサートし、制御信号ｉによってス
イッチ１ａ，１ｂ，１ｃをオンにして、ＣＰＵ１とデー
タバスｋ，アドレスバスｌ，制御信号バスｍを接続し、
ＣＰＵ１の動作を開始させる。このようにして、ＣＰＵ
１にバス使用権が戻ったとき、はじめて割り込み処理が
行なわれる。従って、割り込み処理はＤＭＡ転送が終了
するまでは実行されないことになる。
動作中にＤＭＡ転送要求が入った場合、ＤＭＡコントロ
ーラ２はバスアービタ３に対してバス使用権要求信号ｅ
をアサートし、バス使用権を要求する。バスアービタ３
は、バスサイクルの区切り目のタイミングでＣＰＵ１に
対するバス使用許可信号ｆをネゲートして、ＣＰＵ１の
動作を停止し、制御信号ｉによってスイッチ１ａ，１
ｂ，１ｃをオフにして、データバスｋ，アドレスバス
ｌ，制御信号バスｍをＣＰＵ１から切り離す。さらに、
制御信号ｊによってスイッチ２ａ，２ｂ，２ｃをオンに
して、ＤＭＡコントローラ２とデータバスｋ，アドレス
バスｌ，制御信号バスｍを接続し、バス使用許可信号ｇ
をＤＭＡコントローラ２へ出力する。これによって、Ｃ
ＰＵ１はＤＭＡ転送が終了するまで停止状態になる。一
方、バス使用権を与えられたＤＭＡコントローラ２はＤ
ＭＡ転送を開始する。ＤＭＡコントローラ２の動作中
（ＤＭＡ転送中）に割り込み要求が入った場合、割り込
みコントローラ４はその割り込み要求そのものは保持し
て、ＣＰＵ１へ割り込み処理の要求を出力するが、ＣＰ
Ｕ１が停止しているためＤＭＡ転送中は割り込み処理は
行なわれない。ＤＭＡ転送が終了すると、ＤＭＡコント
ローラ２はバスアービタ３に対するバス使用権要求ｅを
ネゲートする。バスアービタ３は、ＤＭＡコントローラ
２に対するバス使用許可信号ｇをネゲートし、制御信号
ｊによりスイッチ２ａ，２ｂ，２ｃをオフにして、ＤＭ
Ａコントローラ２とデータバスｋ，アドレスバスｌ，制
御信号バスｍを切り離す。さらに、ＣＰＵ１に対するバ
ス使用許可信号ｆをアサートし、制御信号ｉによってス
イッチ１ａ，１ｂ，１ｃをオンにして、ＣＰＵ１とデー
タバスｋ，アドレスバスｌ，制御信号バスｍを接続し、
ＣＰＵ１の動作を開始させる。このようにして、ＣＰＵ
１にバス使用権が戻ったとき、はじめて割り込み処理が
行なわれる。従って、割り込み処理はＤＭＡ転送が終了
するまでは実行されないことになる。
【０００４】図３は、従来のＤＭＡコントローラ内蔵マ
イクロコンピュータの他の構成例を示すブロック図であ
る。図において、１はＣＰＵ、２はＤＭＡコントロー
ラ、３はバスアービタ、４は割り込みコントローラであ
る。ｅはＤＭＡコントローラ２からバスアービタ３へ出
力するバス使用権要求信号、ｆ，ｇはバスアービタ３か
らそれぞれＣＰＵ１，ＤＭＡコントローラ２に対するバ
ス使用許可信号である。ｋ，ｌ，ｍはそれぞれデータバ
ス，アドレスバス，制御信号バスであり、１ａ，１ｂ，
１ｃはＣＰＵ１とこれらのバスを接続するスイッチ、２
ａ，２ｂ，２ｃはＤＭＡコントローラ２とこれらのバス
を接続するスイッチである。ｉはバスアービタ３からス
イッチ１ａ，１ｂ，１ｃをオンオフ制御する制御信号、
ｊはバスアービタ３からスイッチ２ａ，２ｂ，２ｃをオ
ンオフ制御する制御信号である。ａは割り込みコントロ
ーラ４で複数の割り込み要因の中から最も優先度が高い
と判断された割り込み要因の優先レベル、ｘはＣＰＵ１
内のレジスタ７に設定されたＣＰＵ１の割り込み許可レ
ベルであり、割り込みレベルがこのｘの値より小さいと
割り込みは受け付けられない。８はこの２つのレベル
ａ，ｘを比較する比較器、ｃ’は比較器８の出力であ
り、ＤＭＡコントローラ２に対して一時停止要求を行な
う信号となる。ｄはＣＰＵ１が割り込み処理を行なった
後、ＤＭＡコントローラ２に対して一時停止解除を行な
う信号である。
イクロコンピュータの他の構成例を示すブロック図であ
る。図において、１はＣＰＵ、２はＤＭＡコントロー
ラ、３はバスアービタ、４は割り込みコントローラであ
る。ｅはＤＭＡコントローラ２からバスアービタ３へ出
力するバス使用権要求信号、ｆ，ｇはバスアービタ３か
らそれぞれＣＰＵ１，ＤＭＡコントローラ２に対するバ
ス使用許可信号である。ｋ，ｌ，ｍはそれぞれデータバ
ス，アドレスバス，制御信号バスであり、１ａ，１ｂ，
１ｃはＣＰＵ１とこれらのバスを接続するスイッチ、２
ａ，２ｂ，２ｃはＤＭＡコントローラ２とこれらのバス
を接続するスイッチである。ｉはバスアービタ３からス
イッチ１ａ，１ｂ，１ｃをオンオフ制御する制御信号、
ｊはバスアービタ３からスイッチ２ａ，２ｂ，２ｃをオ
ンオフ制御する制御信号である。ａは割り込みコントロ
ーラ４で複数の割り込み要因の中から最も優先度が高い
と判断された割り込み要因の優先レベル、ｘはＣＰＵ１
内のレジスタ７に設定されたＣＰＵ１の割り込み許可レ
ベルであり、割り込みレベルがこのｘの値より小さいと
割り込みは受け付けられない。８はこの２つのレベル
ａ，ｘを比較する比較器、ｃ’は比較器８の出力であ
り、ＤＭＡコントローラ２に対して一時停止要求を行な
う信号となる。ｄはＣＰＵ１が割り込み処理を行なった
後、ＤＭＡコントローラ２に対して一時停止解除を行な
う信号である。
【０００５】次に、この従来例の動作について説明す
る。ＣＰＵ１が動作中にＤＭＡ転送要求が入った場合、
ＤＭＡコントローラ２はバスアービタ３に対してバス使
用権要求信号ｅをアサートし、バス使用権を要求する。
バスアービタ３は、バスサイクルの区切り目のタイミン
グでＣＰＵ１に対するバス使用許可信号ｆをネゲートし
て、ＣＰＵ１の動作を停止し、制御信号ｉによってスイ
ッチ１ａ，１ｂ，１ｃをオフにして、データバスｋ，ア
ドレスバスｌ，制御信号バスｍをＣＰＵ１から切り離
す。さらに、制御信号ｊによってスイッチ２ａ，２ｂ，
２ｃをオンにして、ＤＭＡコントローラ２とデータバス
ｋ，アドレスバスｌ，制御信号バスｍを接続し、バス使
用許可信号ｇをＤＭＡコントローラ２へ出力する。バス
使用権を与えられたＤＭＡコントローラ２はＤＭＡ転送
を開始する。ＤＭＡコントローラ２の動作中（ＤＭＡ転
送中）に割り込み要求が入った場合、割り込みコントロ
ーラ４はＣＰＵ１へ割り込み処理の要求を出力するとと
もに、要求のあった割り込み要因の中で最も優先度の高
い優先レベルをａに出力する。一方、ＣＰＵ１からは受
け付けられる割り込みのレベルをｘに出力する。比較器
８は、この２つのレベルａ，ｘを比較し、割り込み要求
の優先レベルａの方が高ければ、ＤＭＡコントローラ２
に対して一時停止させる制御信号ｃ’をアサートする。
もし、割り込み要求の優先レベルａの方が低ければ、制
御信号ｃ’はネゲートしたままとなる。この制御信号
ｃ’により、ＤＭＡコントローラ２は転送の区切り目で
一時停止し、バス使用権要求ｅを取り下げる。これによ
って、バスアービタ３は制御信号ｊによりスイッチ２
ａ，２ｂ，２ｃをオフにして、ＤＭＡコントローラ２と
データバスｋ，アドレスバスｌ，制御信号バスｍを切り
離し、また制御信号ｉによりスイッチ１ａ，１ｂ，１ｃ
をオンにして、ＣＰＵ１とデータバスｋ，アドレスバス
ｌ，制御信号バスｍを接続し、ＣＰＵ１の動作を開始さ
せる。このようにして、ＣＰＵ１にバス使用権が戻り、
割り込み処理が行なわれる。そして、割り込み処理が終
了したとき、ＣＰＵ１からの一時停止解除信号ｄがＤＭ
Ａコントローラ２に出力され、ＤＭＡコントローラ２は
再度，バス使用権要求ｅをバスアービタ３へ出力する。
バスアービタ３は、再びバスサイクルの区切り目のタイ
ミングでＣＰＵ１の動作を停止し、データバスｋ，アド
レスバスｌ，制御信号バスｍをＣＰＵ１から切り離すと
ともに、ＤＭＡコントローラ２とデータバスｋ，アドレ
スバスｌ，制御信号バスｍを接続し、バス使用許可信号
ｇをＤＭＡコントローラ２へ出力する。ＤＭＡコントロ
ーラ２は、割り込み発生時に停止した箇所から再びＤＭ
Ａ転送を開始する。
る。ＣＰＵ１が動作中にＤＭＡ転送要求が入った場合、
ＤＭＡコントローラ２はバスアービタ３に対してバス使
用権要求信号ｅをアサートし、バス使用権を要求する。
バスアービタ３は、バスサイクルの区切り目のタイミン
グでＣＰＵ１に対するバス使用許可信号ｆをネゲートし
て、ＣＰＵ１の動作を停止し、制御信号ｉによってスイ
ッチ１ａ，１ｂ，１ｃをオフにして、データバスｋ，ア
ドレスバスｌ，制御信号バスｍをＣＰＵ１から切り離
す。さらに、制御信号ｊによってスイッチ２ａ，２ｂ，
２ｃをオンにして、ＤＭＡコントローラ２とデータバス
ｋ，アドレスバスｌ，制御信号バスｍを接続し、バス使
用許可信号ｇをＤＭＡコントローラ２へ出力する。バス
使用権を与えられたＤＭＡコントローラ２はＤＭＡ転送
を開始する。ＤＭＡコントローラ２の動作中（ＤＭＡ転
送中）に割り込み要求が入った場合、割り込みコントロ
ーラ４はＣＰＵ１へ割り込み処理の要求を出力するとと
もに、要求のあった割り込み要因の中で最も優先度の高
い優先レベルをａに出力する。一方、ＣＰＵ１からは受
け付けられる割り込みのレベルをｘに出力する。比較器
８は、この２つのレベルａ，ｘを比較し、割り込み要求
の優先レベルａの方が高ければ、ＤＭＡコントローラ２
に対して一時停止させる制御信号ｃ’をアサートする。
もし、割り込み要求の優先レベルａの方が低ければ、制
御信号ｃ’はネゲートしたままとなる。この制御信号
ｃ’により、ＤＭＡコントローラ２は転送の区切り目で
一時停止し、バス使用権要求ｅを取り下げる。これによ
って、バスアービタ３は制御信号ｊによりスイッチ２
ａ，２ｂ，２ｃをオフにして、ＤＭＡコントローラ２と
データバスｋ，アドレスバスｌ，制御信号バスｍを切り
離し、また制御信号ｉによりスイッチ１ａ，１ｂ，１ｃ
をオンにして、ＣＰＵ１とデータバスｋ，アドレスバス
ｌ，制御信号バスｍを接続し、ＣＰＵ１の動作を開始さ
せる。このようにして、ＣＰＵ１にバス使用権が戻り、
割り込み処理が行なわれる。そして、割り込み処理が終
了したとき、ＣＰＵ１からの一時停止解除信号ｄがＤＭ
Ａコントローラ２に出力され、ＤＭＡコントローラ２は
再度，バス使用権要求ｅをバスアービタ３へ出力する。
バスアービタ３は、再びバスサイクルの区切り目のタイ
ミングでＣＰＵ１の動作を停止し、データバスｋ，アド
レスバスｌ，制御信号バスｍをＣＰＵ１から切り離すと
ともに、ＤＭＡコントローラ２とデータバスｋ，アドレ
スバスｌ，制御信号バスｍを接続し、バス使用許可信号
ｇをＤＭＡコントローラ２へ出力する。ＤＭＡコントロ
ーラ２は、割り込み発生時に停止した箇所から再びＤＭ
Ａ転送を開始する。
【０００６】
【発明が解決しようとする課題】従来のこの種のＤＭＡ
コントローラ内蔵コンピュータの割り込み処理は以上の
ようになされている。従って、図２の従来例の場合、Ｄ
ＭＡ転送中に割り込み処理が必要な場合でも、ＤＭＡ転
送が終わるまでその処理を待たなければならないという
欠点があった。また、たとえ割り込みによって強制的に
ＤＭＡコントローラの動作を一時停止することができて
も、図３の従来例のようにＣＰＵが受け付け可能な全て
の割り込み要因によってＤＭＡ転送を一時停止させてし
まうという欠点があった。
コントローラ内蔵コンピュータの割り込み処理は以上の
ようになされている。従って、図２の従来例の場合、Ｄ
ＭＡ転送中に割り込み処理が必要な場合でも、ＤＭＡ転
送が終わるまでその処理を待たなければならないという
欠点があった。また、たとえ割り込みによって強制的に
ＤＭＡコントローラの動作を一時停止することができて
も、図３の従来例のようにＣＰＵが受け付け可能な全て
の割り込み要因によってＤＭＡ転送を一時停止させてし
まうという欠点があった。
【０００７】この発明は上記のような欠点を解消するた
めになされたもので、ＤＭＡ転送中の割り込み要求によ
る即時的な割り込み処理を可能とするとともに、割り込
み要因の中から予め選択した割り込み要求によってのみ
割り込み処理をＤＭＡコントローラより優先して行なう
ことができるようにすることを目的とする。
めになされたもので、ＤＭＡ転送中の割り込み要求によ
る即時的な割り込み処理を可能とするとともに、割り込
み要因の中から予め選択した割り込み要求によってのみ
割り込み処理をＤＭＡコントローラより優先して行なう
ことができるようにすることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るＤＭＡコ
ントローラ内蔵コンピュータの割り込み処理方式は、各
種割り込み要因の優先レベルに対してＤＭＡコントロー
ラの優先レベルを設定するための設定手段と、割り込み
コントローラにより選択された割り込み要因の優先レベ
ルと上記設定手段に設定されたＤＭＡコントローラの優
先レベルとを比較する比較手段を備え、ＤＭＡ転送中に
ＤＭＡコントローラより高い優先レベルの割り込み要求
が入ったときは、上記比較手段の比較結果に基づきＤＭ
Ａ転送を一時停止させて割り込み処理を先に実行させ、
割り込み処理の終了後にＤＭＡ転送の一時停止を解除す
るようにしたものである。すなわち、割り込みコントロ
ーラ内の割り込み優先レベルとＤＭＡコントローラ内の
優先レベルとの比較を行ない、その結果、割り込み優先
レベルが高いと判断すると、ＤＭＡ転送を一時停止させ
ることにより、バス使用権をＣＰＵに復帰させるように
した。そして、ＣＰＵが割り込み処理を実行した後、Ｃ
ＰＵからの制御信号によってＤＭＡコントローラの一時
停止を解除させ、ＤＭＡ転送を再開させるようにした。
ントローラ内蔵コンピュータの割り込み処理方式は、各
種割り込み要因の優先レベルに対してＤＭＡコントロー
ラの優先レベルを設定するための設定手段と、割り込み
コントローラにより選択された割り込み要因の優先レベ
ルと上記設定手段に設定されたＤＭＡコントローラの優
先レベルとを比較する比較手段を備え、ＤＭＡ転送中に
ＤＭＡコントローラより高い優先レベルの割り込み要求
が入ったときは、上記比較手段の比較結果に基づきＤＭ
Ａ転送を一時停止させて割り込み処理を先に実行させ、
割り込み処理の終了後にＤＭＡ転送の一時停止を解除す
るようにしたものである。すなわち、割り込みコントロ
ーラ内の割り込み優先レベルとＤＭＡコントローラ内の
優先レベルとの比較を行ない、その結果、割り込み優先
レベルが高いと判断すると、ＤＭＡ転送を一時停止させ
ることにより、バス使用権をＣＰＵに復帰させるように
した。そして、ＣＰＵが割り込み処理を実行した後、Ｃ
ＰＵからの制御信号によってＤＭＡコントローラの一時
停止を解除させ、ＤＭＡ転送を再開させるようにした。
【０００９】
【作用】この発明においては、ＤＭＡコントローラの優
先度と発生した割り込み要因の優先度を比較し、もし、
割り込み要因の優先度の方が高ければ、ＤＭＡ転送を一
時停止させ、バス使用権をＣＰＵへ返還し、割り込み処
理を実行させる。そして、割り込み処理の終了によって
ＤＭＡコントローラの動作を再開させる。
先度と発生した割り込み要因の優先度を比較し、もし、
割り込み要因の優先度の方が高ければ、ＤＭＡ転送を一
時停止させ、バス使用権をＣＰＵへ返還し、割り込み処
理を実行させる。そして、割り込み処理の終了によって
ＤＭＡコントローラの動作を再開させる。
【００１０】
【実施例】図１は本発明によるＤＭＡコントローラ内蔵
マイクロコンピュータの構成例を示すブロック図であ
る。以下、この発明の一実施例を図について説明する。
図において、１はＣＰＵ、２はＤＭＡコントローラ、３
はバスアービタ、４は割り込みコントローラである。５
はＤＭＡコントローラ２の優先度を示す優先レベルが設
定されるレジスタ、６は割り込みコントローラ４からの
優先レベルとＤＭＡコントローラ２の優先レベルとを比
較する比較器であり、それぞれ本願の設定手段と比較手
段に相当するものである。バスアービタ３は、ＣＰＵ１
とＤＭＡコントローラ２の間でデータバスやアドレスバ
ス等の使用権の調停を行なう制御装置である。割り込み
コントローラ４は、複数の割り込み要因の中から最優先
の割り込み要因を選択し、ＣＰＵ１に対して割り込み要
求ｈを発生させる制御装置である。各割り込み要因は優
先度を持ち、例えば３ビットからなるレジスタを有し、
ソフトウェアで任意に優先レベルを設定することができ
る。ＤＭＡコントローラ２内のレジスタ５は、同じく例
えば３ビットからなるレジスタで、割り込み要因と同じ
ように優先レベルをソフトウェアで任意に設定できるよ
うになっている。ｅはＤＭＡコントローラ２からバスア
ービタ３へ出力するバス使用権要求信号、ｆ，ｇはバス
アービタ３からそれぞれＣＰＵ１，ＤＭＡコントローラ
２に対するバス使用許可信号である。ｋ，ｌ，ｍはそれ
ぞれデータバス，アドレスバス，制御信号バスであり、
１ａ，１ｂ，１ｃはＣＰＵ１とこれらのバスを接続する
スイッチ、２ａ，２ｂ，２ｃはＤＭＡコントローラ２と
これらのバスを接続するスイッチである。ｉはバスアー
ビタ３からスイッチ１ａ，１ｂ，１ｃをオンオフ制御す
る制御信号、ｊはバスアービタ３からスイッチ２ａ，２
ｂ，２ｃをオンオフ制御する制御信号である。ａは割り
込みコントローラ４で複数の割り込み要因の中から最も
優先度が高いと判断された割り込み要因の優先レベル、
ｘはＣＰＵ１内のレジスタ７に設定されたＣＰＵ１の割
り込み許可レベルであり、割り込みレベルがこのｘの値
より小さいと割り込みは受け付けられない。８はこの２
つのレベルａ，ｘを比較する比較器、ｙは比較器８の出
力である。ｂはレジスタ５に設定されたＤＭＡコントロ
ーラ２の優先レベルで、比較器６に入力されて割り込み
レベルａと比較される。９は論理積回路で、比較器６の
出力と比較器８の出力がともに“１”のときにＤＭＡコ
ントローラ２へのＤＭＡ一時停止要求信号ｃをアサート
する。ｄはＣＰＵ１が割り込み処理を行なった後、ＤＭ
Ａコントローラ２に対して一時停止解除を行なう信号で
ある。
マイクロコンピュータの構成例を示すブロック図であ
る。以下、この発明の一実施例を図について説明する。
図において、１はＣＰＵ、２はＤＭＡコントローラ、３
はバスアービタ、４は割り込みコントローラである。５
はＤＭＡコントローラ２の優先度を示す優先レベルが設
定されるレジスタ、６は割り込みコントローラ４からの
優先レベルとＤＭＡコントローラ２の優先レベルとを比
較する比較器であり、それぞれ本願の設定手段と比較手
段に相当するものである。バスアービタ３は、ＣＰＵ１
とＤＭＡコントローラ２の間でデータバスやアドレスバ
ス等の使用権の調停を行なう制御装置である。割り込み
コントローラ４は、複数の割り込み要因の中から最優先
の割り込み要因を選択し、ＣＰＵ１に対して割り込み要
求ｈを発生させる制御装置である。各割り込み要因は優
先度を持ち、例えば３ビットからなるレジスタを有し、
ソフトウェアで任意に優先レベルを設定することができ
る。ＤＭＡコントローラ２内のレジスタ５は、同じく例
えば３ビットからなるレジスタで、割り込み要因と同じ
ように優先レベルをソフトウェアで任意に設定できるよ
うになっている。ｅはＤＭＡコントローラ２からバスア
ービタ３へ出力するバス使用権要求信号、ｆ，ｇはバス
アービタ３からそれぞれＣＰＵ１，ＤＭＡコントローラ
２に対するバス使用許可信号である。ｋ，ｌ，ｍはそれ
ぞれデータバス，アドレスバス，制御信号バスであり、
１ａ，１ｂ，１ｃはＣＰＵ１とこれらのバスを接続する
スイッチ、２ａ，２ｂ，２ｃはＤＭＡコントローラ２と
これらのバスを接続するスイッチである。ｉはバスアー
ビタ３からスイッチ１ａ，１ｂ，１ｃをオンオフ制御す
る制御信号、ｊはバスアービタ３からスイッチ２ａ，２
ｂ，２ｃをオンオフ制御する制御信号である。ａは割り
込みコントローラ４で複数の割り込み要因の中から最も
優先度が高いと判断された割り込み要因の優先レベル、
ｘはＣＰＵ１内のレジスタ７に設定されたＣＰＵ１の割
り込み許可レベルであり、割り込みレベルがこのｘの値
より小さいと割り込みは受け付けられない。８はこの２
つのレベルａ，ｘを比較する比較器、ｙは比較器８の出
力である。ｂはレジスタ５に設定されたＤＭＡコントロ
ーラ２の優先レベルで、比較器６に入力されて割り込み
レベルａと比較される。９は論理積回路で、比較器６の
出力と比較器８の出力がともに“１”のときにＤＭＡコ
ントローラ２へのＤＭＡ一時停止要求信号ｃをアサート
する。ｄはＣＰＵ１が割り込み処理を行なった後、ＤＭ
Ａコントローラ２に対して一時停止解除を行なう信号で
ある。
【００１１】次に、動作について説明する。ＣＰＵ１が
動作中にＤＭＡ転送要求が入った場合、ＤＭＡコントロ
ーラ２はバスアービタ３に対してバス使用権要求信号ｅ
をアサートし、バス使用権を要求する。バスアービタ３
は、バスサイクルの区切り目のタイミングでＣＰＵ１に
対するバス使用許可信号ｆをネゲートして、ＣＰＵ１の
動作を停止し、制御信号ｉによってスイッチ１ａ，１
ｂ，１ｃをオフにして、データバスｋ，アドレスバス
ｌ，制御信号バスｍをＣＰＵ１から切り離す。さらに、
制御信号ｊによってスイッチ２ａ，２ｂ，２ｃをオンに
して、ＤＭＡコントローラ２とデータバスｋ，アドレス
バスｌ，制御信号バスｍを接続し、バス使用許可信号ｇ
をＤＭＡコントローラ２へ出力する。バス使用権を与え
られたＤＭＡコントローラ２はＤＭＡ転送を開始する。
ＤＭＡコントローラ２の動作中（ＤＭＡ転送中）に割り
込み要求が入った場合、割り込みコントローラ４はＣＰ
Ｕ１へ割り込み処理の要求を出力するとともに、要求の
あった割り込み要因の中で最も優先度の高い優先レベル
をａに出力する。一方、ＣＰＵ１からは受け付けられる
割り込みのレベルをｘに出力する。比較器８は、この２
つのレベルａ，ｘを比較し、割り込み要求の優先レベル
ａの方が高ければ、出力ｙを“１”にする。もし、割り
込み要求の優先レベルａの方が低ければ、出力ｙは
“０”のままとなる。また、割り込みレベルａは、ＤＭ
Ａコントローラ２の優先レベルｂと比較器６によって比
較され、割り込みレベルａの方が高ければ出力を“１”
にする。割り込みレベルａの方が低ければ出力を“０”
にする。この比較器６の出力と比較器８の出力がともに
“１”であれば、論理積回路９の出力，すなわちＤＭＡ
一時停止要求信号ｃは“１”となり、アサートされる。
このＤＭＡ一時停止要求信号ｃにより、ＤＭＡコントロ
ーラ２は転送の区切り目で一時停止し、バス使用権要求
ｅを取り下げる。これによって、バスアービタ３は制御
信号ｊによりスイッチ２ａ，２ｂ，２ｃをオフにして、
ＤＭＡコントローラ２とデータバスｋ，アドレスバス
ｌ，制御信号バスｍを切り離し、また制御信号ｉにより
スイッチ１ａ，１ｂ，１ｃをオンにして、ＣＰＵ１とデ
ータバスｋ，アドレスバスｌ，制御信号バスｍを接続
し、ＣＰＵ１の動作を開始させる。このようにして、Ｃ
ＰＵ１にバス使用権が戻り、割り込み処理が行なわれ
る。そして、割り込み処理が終了したとき、ＣＰＵ１か
らのＤＭＡ一時停止解除信号ｄがＤＭＡコントローラ２
に出力され、ＤＭＡコントローラ２は再度，バス使用権
要求ｅをバスアービタ３へ出力する。バスアービタ３
は、再びバスサイクルの区切り目のタイミングでＣＰＵ
１の動作を停止し、データバスｋ，アドレスバスｌ，制
御信号バスｍをＣＰＵ１から切り離すとともに、ＤＭＡ
コントローラ２とデータバスｋ，アドレスバスｌ，制御
信号バスｍを接続し、バス使用許可信号ｇをＤＭＡコン
トローラ２へ出力する。ＤＭＡコントローラ２は、割り
込み発生時に停止した箇所から再びＤＭＡ転送を開始す
る。
動作中にＤＭＡ転送要求が入った場合、ＤＭＡコントロ
ーラ２はバスアービタ３に対してバス使用権要求信号ｅ
をアサートし、バス使用権を要求する。バスアービタ３
は、バスサイクルの区切り目のタイミングでＣＰＵ１に
対するバス使用許可信号ｆをネゲートして、ＣＰＵ１の
動作を停止し、制御信号ｉによってスイッチ１ａ，１
ｂ，１ｃをオフにして、データバスｋ，アドレスバス
ｌ，制御信号バスｍをＣＰＵ１から切り離す。さらに、
制御信号ｊによってスイッチ２ａ，２ｂ，２ｃをオンに
して、ＤＭＡコントローラ２とデータバスｋ，アドレス
バスｌ，制御信号バスｍを接続し、バス使用許可信号ｇ
をＤＭＡコントローラ２へ出力する。バス使用権を与え
られたＤＭＡコントローラ２はＤＭＡ転送を開始する。
ＤＭＡコントローラ２の動作中（ＤＭＡ転送中）に割り
込み要求が入った場合、割り込みコントローラ４はＣＰ
Ｕ１へ割り込み処理の要求を出力するとともに、要求の
あった割り込み要因の中で最も優先度の高い優先レベル
をａに出力する。一方、ＣＰＵ１からは受け付けられる
割り込みのレベルをｘに出力する。比較器８は、この２
つのレベルａ，ｘを比較し、割り込み要求の優先レベル
ａの方が高ければ、出力ｙを“１”にする。もし、割り
込み要求の優先レベルａの方が低ければ、出力ｙは
“０”のままとなる。また、割り込みレベルａは、ＤＭ
Ａコントローラ２の優先レベルｂと比較器６によって比
較され、割り込みレベルａの方が高ければ出力を“１”
にする。割り込みレベルａの方が低ければ出力を“０”
にする。この比較器６の出力と比較器８の出力がともに
“１”であれば、論理積回路９の出力，すなわちＤＭＡ
一時停止要求信号ｃは“１”となり、アサートされる。
このＤＭＡ一時停止要求信号ｃにより、ＤＭＡコントロ
ーラ２は転送の区切り目で一時停止し、バス使用権要求
ｅを取り下げる。これによって、バスアービタ３は制御
信号ｊによりスイッチ２ａ，２ｂ，２ｃをオフにして、
ＤＭＡコントローラ２とデータバスｋ，アドレスバス
ｌ，制御信号バスｍを切り離し、また制御信号ｉにより
スイッチ１ａ，１ｂ，１ｃをオンにして、ＣＰＵ１とデ
ータバスｋ，アドレスバスｌ，制御信号バスｍを接続
し、ＣＰＵ１の動作を開始させる。このようにして、Ｃ
ＰＵ１にバス使用権が戻り、割り込み処理が行なわれ
る。そして、割り込み処理が終了したとき、ＣＰＵ１か
らのＤＭＡ一時停止解除信号ｄがＤＭＡコントローラ２
に出力され、ＤＭＡコントローラ２は再度，バス使用権
要求ｅをバスアービタ３へ出力する。バスアービタ３
は、再びバスサイクルの区切り目のタイミングでＣＰＵ
１の動作を停止し、データバスｋ，アドレスバスｌ，制
御信号バスｍをＣＰＵ１から切り離すとともに、ＤＭＡ
コントローラ２とデータバスｋ，アドレスバスｌ，制御
信号バスｍを接続し、バス使用許可信号ｇをＤＭＡコン
トローラ２へ出力する。ＤＭＡコントローラ２は、割り
込み発生時に停止した箇所から再びＤＭＡ転送を開始す
る。
【００１２】なお、上記実施例では、本発明をマイクロ
コンピュータに適用するものとして説明したが、ＤＭＡ
コントローラを内蔵した一般的なコンピュータシステム
に適用できることは言うまでもない。
コンピュータに適用するものとして説明したが、ＤＭＡ
コントローラを内蔵した一般的なコンピュータシステム
に適用できることは言うまでもない。
【００１３】
【発明の効果】以上のように、この発明によれば、ＤＭ
Ａ転送の最中でも、割り込みの優先度によって予め選択
された特定の割り込み要求が入った時に、ＤＭＡ転送を
一時停止させ、割り込み処理を行なわせることができる
ようにしたので、用途に合わせて、ＤＭＡと割り込みを
効果的に使用することができる。
Ａ転送の最中でも、割り込みの優先度によって予め選択
された特定の割り込み要求が入った時に、ＤＭＡ転送を
一時停止させ、割り込み処理を行なわせることができる
ようにしたので、用途に合わせて、ＤＭＡと割り込みを
効果的に使用することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】従来の構成例を示すブロック図である。
【図３】従来の他の構成例を示すブロック図である。
１ ＣＰＵ ２ ＤＭＡコントローラ ３ バスアービタ ４ 割り込みコントローラ ５ レジスタ（設定手段） ６ 比較器（比較手段） ７ レジスタ ８ 比較器 ９ 論理積回路
Claims (1)
- 【請求項１】 複数の割り込み要因の中から優先度の最
も高い割り込み要因を選択し、割り込み要求を発生する
割り込みコントローラを備えるとともに、ＤＭＡ転送要
求があるとＤＭＡコントローラに優先的にバス使用権を
与えるようにしたＤＭＡコントローラ内蔵コンピュータ
において、 各種割り込み要因の優先レベルに対してＤＭＡコントロ
ーラの優先レベルを設定するための設定手段と、割り込
みコントローラにより選択された割り込み要因の優先レ
ベルと上記設定手段に設定されたＤＭＡコントローラの
優先レベルとを比較する比較手段を備え、ＤＭＡ転送中
にＤＭＡコントローラより高い優先レベルの割り込み要
求が入ったときは、上記比較手段の比較結果に基づきＤ
ＭＡ転送を一時停止させて割り込み処理を先に実行さ
せ、割り込み処理の終了後にＤＭＡ転送の一時停止を解
除するようにしたことを特徴とするＤＭＡコントローラ
内蔵コンピュータの割り込み処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33782191A JPH05151143A (ja) | 1991-11-27 | 1991-11-27 | Ｄｍａコントローラ内蔵コンピユータの割り込み処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33782191A JPH05151143A (ja) | 1991-11-27 | 1991-11-27 | Ｄｍａコントローラ内蔵コンピユータの割り込み処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05151143A true JPH05151143A (ja) | 1993-06-18 |
Family
ID=18312281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33782191A Pending JPH05151143A (ja) | 1991-11-27 | 1991-11-27 | Ｄｍａコントローラ内蔵コンピユータの割り込み処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05151143A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0825539A2 (en) * | 1996-08-16 | 1998-02-25 | Nec Corporation | Data processing device having a DMA function |
| US6463482B1 (en) | 1998-06-22 | 2002-10-08 | Nec Corporation | Control, of conflict between MPC transfer and DMC transfer with measurement of instruction execution time |
| WO2003014947A1 (fr) * | 2001-08-02 | 2003-02-20 | Matsushita Electric Industrial Co., Ltd. | Appareil hote, dispositif electronique et procede de commande de systeme de transmission |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03152648A (ja) * | 1989-11-08 | 1991-06-28 | Mitsubishi Electric Corp | バス使用権調停回路 |
-
1991
- 1991-11-27 JP JP33782191A patent/JPH05151143A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03152648A (ja) * | 1989-11-08 | 1991-06-28 | Mitsubishi Electric Corp | バス使用権調停回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0825539A2 (en) * | 1996-08-16 | 1998-02-25 | Nec Corporation | Data processing device having a DMA function |
| US5974479A (en) * | 1996-08-16 | 1999-10-26 | Nec Corporation | System for executing, canceling, or suspending a DMA transfer based upon internal priority comparison between a DMA transfer and an interrupt request |
| EP0825539A3 (en) * | 1996-08-16 | 2001-08-16 | Nec Corporation | Data processing device having a DMA function |
| US6463482B1 (en) | 1998-06-22 | 2002-10-08 | Nec Corporation | Control, of conflict between MPC transfer and DMC transfer with measurement of instruction execution time |
| WO2003014947A1 (fr) * | 2001-08-02 | 2003-02-20 | Matsushita Electric Industrial Co., Ltd. | Appareil hote, dispositif electronique et procede de commande de systeme de transmission |
| US7058741B2 (en) | 2001-08-02 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | System for suspending processing by a first electronic device on a data line to allow a second electronic device to use the data line, with subsequent resumption of the processing of the first electronic device |
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