JPH05204826A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH05204826A JPH05204826A JP1263292A JP1263292A JPH05204826A JP H05204826 A JPH05204826 A JP H05204826A JP 1263292 A JP1263292 A JP 1263292A JP 1263292 A JP1263292 A JP 1263292A JP H05204826 A JPH05204826 A JP H05204826A
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- Japan
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- cpu
- dma
- dmac
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Abstract
(57)【要約】
【目的】 本発明は、データバスの非使用期間を排除
し、データバスの使用効率を向上し、コンピュータシス
テムの高速化を達成できるデータ処理装置を提供するこ
とを目的とする。 【構成】 バスシーケンサ部と命令実行部と命令キュー
部などを有するＣＰＵとディレクトアクセスコントロー
ラとメモリとがバスによって繋がれており、前記のバス
シーケンサ部は周辺ＬＳＩからのディレクトメモリアク
セス要求信号に応答して、バスサイクルを生成するよう
にされているデータ処理装置である。
し、データバスの使用効率を向上し、コンピュータシス
テムの高速化を達成できるデータ処理装置を提供するこ
とを目的とする。 【構成】 バスシーケンサ部と命令実行部と命令キュー
部などを有するＣＰＵとディレクトアクセスコントロー
ラとメモリとがバスによって繋がれており、前記のバス
シーケンサ部は周辺ＬＳＩからのディレクトメモリアク
セス要求信号に応答して、バスサイクルを生成するよう
にされているデータ処理装置である。
Description
【０００１】
【産業上の利用分野】本発明は、ディレクトメモリアク
セスコントローラ（Direct Memory AccessController、
以下ＤＭＡＣと云う。）とＣＰＵとを有するデータ処理
装置に関する。詳しくは、ＤＭＡ（Direct Memory Acce
ss）転送において、データバスの使用効率を向上し、コ
ンピュータシステムの高速化を達成できるように改良さ
れたディレクトメモリアクセスコントローラとＣＰＵと
を有するデータ処理装置に関する。
セスコントローラ（Direct Memory AccessController、
以下ＤＭＡＣと云う。）とＣＰＵとを有するデータ処理
装置に関する。詳しくは、ＤＭＡ（Direct Memory Acce
ss）転送において、データバスの使用効率を向上し、コ
ンピュータシステムの高速化を達成できるように改良さ
れたディレクトメモリアクセスコントローラとＣＰＵと
を有するデータ処理装置に関する。
【０００２】
【従来の技術】近年、コンピュータシステムの高速化を
目的とするデータバスの使用効率の向上が要求されてい
る。この要求に対して、ＤＭＡＣを使用し、ＣＰＵの介
在なしにメモリと周辺ＬＳＩとの間でデータ転送を行う
ＤＭＡ方式が提案され、既に実用されている。
目的とするデータバスの使用効率の向上が要求されてい
る。この要求に対して、ＤＭＡＣを使用し、ＣＰＵの介
在なしにメモリと周辺ＬＳＩとの間でデータ転送を行う
ＤＭＡ方式が提案され、既に実用されている。
【０００３】以下、従来技術に係るＤＭＡ方式によるデ
ータ転送について説明する。図３はＤＭＡ方式のシステ
ム構成図である。 図３参照 図において、１はＣＰＵであり、２は、周辺ＬＳＩ４か
らのＤＭＡ要求信号を受けて、データバスの使用権を上
記のＣＰＵ１から取得する制御を行うＤＭＡＣである。
３は、ＣＰＵ１やＤＭＡＣ２等からのデータバス使用要
求信号を受けて、データバスの使用権をどこに付与する
かを決定するバスアービトレーション部である。５はメ
モリであり、６はデータバスである。Ａは周辺ＬＳＩ４
からのＤＭＡ要求信号であり、ＢはＤＭＡＣ２からのホ
ールド要求信号であり、ＣはＣＰＵ１からのホールド応
答信号であり、ＤはＤＭＡＣ２からのＤＭＡ応答信号で
ある。
ータ転送について説明する。図３はＤＭＡ方式のシステ
ム構成図である。 図３参照 図において、１はＣＰＵであり、２は、周辺ＬＳＩ４か
らのＤＭＡ要求信号を受けて、データバスの使用権を上
記のＣＰＵ１から取得する制御を行うＤＭＡＣである。
３は、ＣＰＵ１やＤＭＡＣ２等からのデータバス使用要
求信号を受けて、データバスの使用権をどこに付与する
かを決定するバスアービトレーション部である。５はメ
モリであり、６はデータバスである。Ａは周辺ＬＳＩ４
からのＤＭＡ要求信号であり、ＢはＤＭＡＣ２からのホ
ールド要求信号であり、ＣはＣＰＵ１からのホールド応
答信号であり、ＤはＤＭＡＣ２からのＤＭＡ応答信号で
ある。
【０００４】つぎに、図３に示すシステムのＤＭＡ転送
動作について説明する。図４はＤＭＡ転送におけるタイ
ムチャートである。 図３・図４参照 ＤＭＡ転送開始手順は、以下のように行われる。
動作について説明する。図４はＤＭＡ転送におけるタイ
ムチャートである。 図３・図４参照 ＤＭＡ転送開始手順は、以下のように行われる。
【０００５】各種周辺ＬＳＩ４は、ＤＭＡＣ２に対して
ＤＭＡ要求信号Ａを使用して、ＤＭＡ転送を要求する。
ＤＭＡＣ２は、この要求信号を同期化して取り込み、周
辺ＬＳＩ４のＤＭＡ要求を認識し、バスアービトレーシ
ョン部３に対して、ＣＰＵ１のバスサイクルを停止して
バス使用権をＤＭＡＣ２に譲るように、ホールド要求信
号Ｂによって通知する。バスアービトレーション部３は
ＣＰＵ１に対してホールドを指示する。ＣＰＵ１はこの
指示に従ってホールドしバスアービトレーション部３に
対しバス使用権を譲ったことを、ホールド応答信号Ｃに
よって通知する。バスアービトレーション部３はＤＭＡ
Ｃ２に対してホールド要求を受け付けたことを通知す
る。ＤＭＡＣ２は、ＣＰＵ１からのホールド応答信号Ｃ
を同期化し、ＤＭＡＣ２自身が、バス使用権を得たこと
を認識して、各種周辺ＬＳＩ４にＤＭＡ転送を開始する
ことをＤＭＡ応答信号Ｄによって通知するとともにＤＭ
Ａ転送を開始する。
ＤＭＡ要求信号Ａを使用して、ＤＭＡ転送を要求する。
ＤＭＡＣ２は、この要求信号を同期化して取り込み、周
辺ＬＳＩ４のＤＭＡ要求を認識し、バスアービトレーシ
ョン部３に対して、ＣＰＵ１のバスサイクルを停止して
バス使用権をＤＭＡＣ２に譲るように、ホールド要求信
号Ｂによって通知する。バスアービトレーション部３は
ＣＰＵ１に対してホールドを指示する。ＣＰＵ１はこの
指示に従ってホールドしバスアービトレーション部３に
対しバス使用権を譲ったことを、ホールド応答信号Ｃに
よって通知する。バスアービトレーション部３はＤＭＡ
Ｃ２に対してホールド要求を受け付けたことを通知す
る。ＤＭＡＣ２は、ＣＰＵ１からのホールド応答信号Ｃ
を同期化し、ＤＭＡＣ２自身が、バス使用権を得たこと
を認識して、各種周辺ＬＳＩ４にＤＭＡ転送を開始する
ことをＤＭＡ応答信号Ｄによって通知するとともにＤＭ
Ａ転送を開始する。
【０００６】ＤＭＡ転送終了手順は、上記のＤＭＡ転送
開始手順と同様である。ところで、図４に示すように、
ＣＰＵ１がホールド応答信号Ｃを出力してから、ＤＭＡ
Ｃ２の内部でこのホールド応答信号を同期化して、ＤＭ
ＡＣ２がデータバスの使用権を得たことを認識して、Ｄ
ＭＡＣ２が周辺ＬＳＩ４にＤＭＡ応答信号Ｄを出力し、
ＤＭＡ転送が開始するまでの時間Ｔ1 と、ＤＭＡ転送が
終了してから、周辺ＬＳＩ４がＤＭＡ要求信号Ａを取り
下げ、これをＤＭＡＣ２が同期化して取り込み、ＤＭＡ
転送終了を認識し、ＤＭＡＣ２がホールド要求信号Ｂを
取り下げ、ＣＰＵ１がＤＭＡＣ２がデータバスを手放し
た事を認識するまでの時間Ｔ2 は、データバスが非使用
の状態となる。
開始手順と同様である。ところで、図４に示すように、
ＣＰＵ１がホールド応答信号Ｃを出力してから、ＤＭＡ
Ｃ２の内部でこのホールド応答信号を同期化して、ＤＭ
ＡＣ２がデータバスの使用権を得たことを認識して、Ｄ
ＭＡＣ２が周辺ＬＳＩ４にＤＭＡ応答信号Ｄを出力し、
ＤＭＡ転送が開始するまでの時間Ｔ1 と、ＤＭＡ転送が
終了してから、周辺ＬＳＩ４がＤＭＡ要求信号Ａを取り
下げ、これをＤＭＡＣ２が同期化して取り込み、ＤＭＡ
転送終了を認識し、ＤＭＡＣ２がホールド要求信号Ｂを
取り下げ、ＣＰＵ１がＤＭＡＣ２がデータバスを手放し
た事を認識するまでの時間Ｔ2 は、データバスが非使用
の状態となる。
【０００７】
【発明が解決しようとする課題】上記のとおり、従来技
術に係るＤＭＡ転送においては、ＣＰＵバスサイクルか
らＤＭＡ転送への移行時とＤＭＡ転送からＣＰＵバスサ
イクルへの移行時とにおいてデータバスの非使用期間が
存在するので、データバスの使用効率が著しく低下する
という欠点がある。
術に係るＤＭＡ転送においては、ＣＰＵバスサイクルか
らＤＭＡ転送への移行時とＤＭＡ転送からＣＰＵバスサ
イクルへの移行時とにおいてデータバスの非使用期間が
存在するので、データバスの使用効率が著しく低下する
という欠点がある。
【０００８】本発明の目的は、この欠点を解消すること
にあり、上記のデータバスの非使用期間を排除し、デー
タバスの使用効率を向上し、コンピュータシステムの高
速化を達成できるデータ処理装置を提供することにあ
る。
にあり、上記のデータバスの非使用期間を排除し、デー
タバスの使用効率を向上し、コンピュータシステムの高
速化を達成できるデータ処理装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記の目的は、少なくと
もバスシーケンサ部と命令実行部と命令キュー部とを有
するＣＰＵとディレクトメモリアクセスコントローラと
メモリとがバスによって繋がれており、命令実行時に
は、前記の命令実行部が発するバスアクセス要求信号に
応答して、前記のバスシーケンサ部が、前記の命令実行
部に応答信号を返すとゝもに、命令実行用のバスサイク
ルを生成し、また、バス未使用時には、前記の命令キュ
ー部が発する命令フェッチのためのバスアクセス要求信
号に応答して、前記のバスシーケンサ部が、前記の命令
キュー部に応答信号を返すとゝもに、命令フェッチ用の
バスサイクルを生成するデータ処理装置において、前記
のバスシーケンサ部は、周辺ＬＳＩからのディレクトメ
モリアクセス要求信号に応答して、バスサイクルを生成
するようにされているデータ処理装置によって達成され
る。
もバスシーケンサ部と命令実行部と命令キュー部とを有
するＣＰＵとディレクトメモリアクセスコントローラと
メモリとがバスによって繋がれており、命令実行時に
は、前記の命令実行部が発するバスアクセス要求信号に
応答して、前記のバスシーケンサ部が、前記の命令実行
部に応答信号を返すとゝもに、命令実行用のバスサイク
ルを生成し、また、バス未使用時には、前記の命令キュ
ー部が発する命令フェッチのためのバスアクセス要求信
号に応答して、前記のバスシーケンサ部が、前記の命令
キュー部に応答信号を返すとゝもに、命令フェッチ用の
バスサイクルを生成するデータ処理装置において、前記
のバスシーケンサ部は、周辺ＬＳＩからのディレクトメ
モリアクセス要求信号に応答して、バスサイクルを生成
するようにされているデータ処理装置によって達成され
る。
【００１０】
【作用】本発明に係るデータ処理装置は、ＤＭＡＣとＣ
ＰＵとを有し、このＤＭＡＣが周辺ＬＳＩからＤＭＡ要
求信号を受けると、バスアクセス要求信号をＣＰＵ内部
のバスシーケンサ部に直接入力し、バスシーケンサ部は
このＤＭＡＣからのバスアクセス要求信号を他のＣＰＵ
内部で発生するバスアクセス要求信号（命令転送用・デ
ータ転送用）と同様にバスサイクル生成の１条件として
取り扱うことゝされているので、従来技術におけるバス
アービトレション部はＤＭＡ転送を行う際には必要でな
く、しかも、ＤＭＡＣとＣＰＵとの間の看過しえない長
距離の信号伝達路が不要となるから、信号伝達時間が極
端に短縮され、図４に示すデータバス非使用期間をおゝ
むね排除することができる。
ＰＵとを有し、このＤＭＡＣが周辺ＬＳＩからＤＭＡ要
求信号を受けると、バスアクセス要求信号をＣＰＵ内部
のバスシーケンサ部に直接入力し、バスシーケンサ部は
このＤＭＡＣからのバスアクセス要求信号を他のＣＰＵ
内部で発生するバスアクセス要求信号（命令転送用・デ
ータ転送用）と同様にバスサイクル生成の１条件として
取り扱うことゝされているので、従来技術におけるバス
アービトレション部はＤＭＡ転送を行う際には必要でな
く、しかも、ＤＭＡＣとＣＰＵとの間の看過しえない長
距離の信号伝達路が不要となるから、信号伝達時間が極
端に短縮され、図４に示すデータバス非使用期間をおゝ
むね排除することができる。
【００１１】
【実施例】以下、図面を参照して、本発明の一実施例に
係るデータ処理装置について説明する。
係るデータ処理装置について説明する。
【００１２】図１は本実施例に係るデータ処理装置の構
成図である。 図１参照 図において、１はＣＰＵであり、５はメモリであり、６
はデータバスである。11は本発明の要旨に係るＤＭＡＣ
である。このＤＭＡＣ11は従来技術のＤＭＡＣから同期
化回路が除去されている。12は、ＣＰＵのバスサイクル
を生成するバスシーケンサ部である。13は命令実行部で
あり、14は命令キュー部である。15はプログラムカウン
タであり、16はＣＰＵ内部の各種レジスタである。17は
マルチプレクサであり、18は論理ＯＲである。また、Ａ
は周辺ＬＳＩからのＤＭＡ要求信号であり、ＤはＤＭＡ
Ｃ11から周辺ＬＳＩにＤＭＡ転送を開始することを通知
するＤＭＡ応答信号である。ＥはＤＭＡＣ11がバスシー
ケンサ部12にデータバスの使用を要求するバスアクセス
要求信号であり、Ｆはバスシーケンサ部12からＤＭＡＣ
11にデータバス使用を許可することを通知するバス使用
許可信号である。Ｇは命令実行部13からのバスアクセス
要求信号であり、Ｈはバスシーケンサ部12から命令実行
部13へのバスアクセス要求信号である。Ｉは命令キュー
部14から命令フェッチのためのバスアクセス要求信号で
あり、Ｊはバスシーケンサ部12から命令キュー部14への
バスアクセス応答信号である。Ｋはプログラムカウンタ
15からの命令フェッチアドレス信号であり、Ｌは各種レ
ジスタ部16からの命令実行アドレス信号である。ＭはＤ
ＭＡＣ11からのアドレス信号である。
成図である。 図１参照 図において、１はＣＰＵであり、５はメモリであり、６
はデータバスである。11は本発明の要旨に係るＤＭＡＣ
である。このＤＭＡＣ11は従来技術のＤＭＡＣから同期
化回路が除去されている。12は、ＣＰＵのバスサイクル
を生成するバスシーケンサ部である。13は命令実行部で
あり、14は命令キュー部である。15はプログラムカウン
タであり、16はＣＰＵ内部の各種レジスタである。17は
マルチプレクサであり、18は論理ＯＲである。また、Ａ
は周辺ＬＳＩからのＤＭＡ要求信号であり、ＤはＤＭＡ
Ｃ11から周辺ＬＳＩにＤＭＡ転送を開始することを通知
するＤＭＡ応答信号である。ＥはＤＭＡＣ11がバスシー
ケンサ部12にデータバスの使用を要求するバスアクセス
要求信号であり、Ｆはバスシーケンサ部12からＤＭＡＣ
11にデータバス使用を許可することを通知するバス使用
許可信号である。Ｇは命令実行部13からのバスアクセス
要求信号であり、Ｈはバスシーケンサ部12から命令実行
部13へのバスアクセス要求信号である。Ｉは命令キュー
部14から命令フェッチのためのバスアクセス要求信号で
あり、Ｊはバスシーケンサ部12から命令キュー部14への
バスアクセス応答信号である。Ｋはプログラムカウンタ
15からの命令フェッチアドレス信号であり、Ｌは各種レ
ジスタ部16からの命令実行アドレス信号である。ＭはＤ
ＭＡＣ11からのアドレス信号である。
【００１３】つぎに、本実施例に係るデータ処理装置の
ＤＭＡ転送動作について説明する。図２はＤＭＡ転送に
おけるタイムチャートである。 図１・図２参照 現在実行中のＣＰＵバスサイクル中に周辺ＬＳＩからの
ＤＭＡ要求Ａが発生すると（図２の時刻ｔ1 ）、現在実
行中のＣＰＵバスサイクルを終了した後、直ちにバスシ
ーケンサ部12はＤＭＡ転送用のバスサイクルを生成し、
周辺ＬＳＩは即座にＤＭＡ転送を実行することが出来る
（図２の時刻ｔ2 ）。また、ＤＭＡ転送終了を周辺ＬＳ
Ｉから、ＤＭＡ要求によって通知されると（図２の時刻
ｔ3 ）、即座に、バスシーケンサ部12はＣＰＵのバスサ
イクルを生成し、ＣＰＵはデータバスを使用することが
出来る（図２の時刻ｔ4 ）。従来技術（図４）と比較す
ると、データバス非使用期間がなくなり、データバス使
用効率は著しく改善されていることが明白である。
ＤＭＡ転送動作について説明する。図２はＤＭＡ転送に
おけるタイムチャートである。 図１・図２参照 現在実行中のＣＰＵバスサイクル中に周辺ＬＳＩからの
ＤＭＡ要求Ａが発生すると（図２の時刻ｔ1 ）、現在実
行中のＣＰＵバスサイクルを終了した後、直ちにバスシ
ーケンサ部12はＤＭＡ転送用のバスサイクルを生成し、
周辺ＬＳＩは即座にＤＭＡ転送を実行することが出来る
（図２の時刻ｔ2 ）。また、ＤＭＡ転送終了を周辺ＬＳ
Ｉから、ＤＭＡ要求によって通知されると（図２の時刻
ｔ3 ）、即座に、バスシーケンサ部12はＣＰＵのバスサ
イクルを生成し、ＣＰＵはデータバスを使用することが
出来る（図２の時刻ｔ4 ）。従来技術（図４）と比較す
ると、データバス非使用期間がなくなり、データバス使
用効率は著しく改善されていることが明白である。
【００１４】また、バスアクセス要求信号に優先順位を
つけることによって、本発明に係るデータ処理装置を組
み込んだシステムに最適なバスシーケンスを選択するこ
とが可能となる。表１はバスアクセス要求信号の優先順
位に対する動作と適合システムの１例を示す。
つけることによって、本発明に係るデータ処理装置を組
み込んだシステムに最適なバスシーケンスを選択するこ
とが可能となる。表１はバスアクセス要求信号の優先順
位に対する動作と適合システムの１例を示す。
【００１５】なお、本実施例においては、ＤＭＡＣがＣ
ＰＵの外部に設けられているが、ＤＭＡＣをＣＰＵの内
部に設けても、おゝむね同等の作用・効果を実現するこ
とができる。
ＰＵの外部に設けられているが、ＤＭＡＣをＣＰＵの内
部に設けても、おゝむね同等の作用・効果を実現するこ
とができる。
【００１６】
【発明の効果】以上説明したとおり、本発明に係るデー
タ処理装置はＤＭＡのバスサイクルをＣＰＵ内部のシー
ケンス回路によって生成することゝされているので、従
来技術におけるバスアービトレーション部が必要でな
く、しかも、従来技術におけるＤＭＡＣとＣＰＵとの間
の看過しえない長距離の信号伝達路が不要となるから、
データバスの非使用期間をおゝむね排除することができ
る。
タ処理装置はＤＭＡのバスサイクルをＣＰＵ内部のシー
ケンス回路によって生成することゝされているので、従
来技術におけるバスアービトレーション部が必要でな
く、しかも、従来技術におけるＤＭＡＣとＣＰＵとの間
の看過しえない長距離の信号伝達路が不要となるから、
データバスの非使用期間をおゝむね排除することができ
る。
【００１７】したがって、本発明はデータバスの使用効
率を飛躍的に向上し、コンピュータシステムの高速化を
達成できるＣＰＵを提供することができる。
率を飛躍的に向上し、コンピュータシステムの高速化を
達成できるＣＰＵを提供することができる。
【図１】本発明の１実施例に係るデータ処理装置の構成
図である。
図である。
【図２】本発明の１実施例に係るデータ処理装置のＤＭ
Ａ転送におけるタイムチャートである。
Ａ転送におけるタイムチャートである。
【図３】従来技術に係るＤＭＡ方式のシステム構成図で
ある。
ある。
【図４】従来技術に係るＤＭＡ転送におけるタイムチャ
ートである。
ートである。
【表１】 バスアクセス要求信号の優先順位と動作、適合システム
の表である。
の表である。
１ ＣＰＵ ２ 従来技術のＤＭＡＣ ３ バスアービトレーション部 ４ 周辺ＬＳＩ ５ メモリ ６ データバス 11 ＣＰＵに内蔵されたＤＭＡＣ 12 バスシーケンサ部 13 命令実行部 14 命令キュー部 15 プログラムカウンタ 16 各種レジスタ 17 マルチプレクサ 18 論理ＯＲ Ａ ＤＭＡ要求信号 Ｂ ホールド要求信号 Ｃ ホールド応答信号 Ｄ ＤＭＡ応答信号 Ｅ ＤＭＡＣからのバスアクセス要求信号 Ｆ ＤＭＡＣへのバス使用許可信号 Ｇ 命令実行部からのバスアクセス要求信号 Ｈ 命令実行部へのバスアクセス応答信号 Ｉ 命令キューからのバスアクセス要求信号 Ｊ 命令キューへのバスアクセス応答信号 Ｋ 命令フェッチアドレス信号 Ｌ 命令実行アドレス信号 Ｍ ＤＭＡＣからのアドレス信号
Claims (1)
- 【請求項１】 少なくともバスシーケンサ部と命令実行
部と命令キュー部とを有するＣＰＵとディレクトメモリ
アクセスコントローラとメモリとがバスによって繋がれ
てなり、 命令実行時に、前記命令実行部が発するバスアクセス要
求信号に応答して、前記バスシーケンサ部は、前記命令
実行部に応答信号を返すとゝもに、命令実行用のバスサ
イクルを生成し、 バス未使用時に、前記命令キュー部が発する命令フェッ
チのためのバスアクセス要求信号に応答して、前記バス
シーケンサ部は、前記命令キュー部に応答信号を返すと
ゝもに、命令フェッチ用のバスサイクルを生成するデー
タ処理装置において、 前記バスシーケンサ部は、周辺ＬＳＩからのディレクト
メモリアクセス要求信号に応答して、バスサイクルを生
成することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263292A JPH05204826A (ja) | 1992-01-28 | 1992-01-28 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263292A JPH05204826A (ja) | 1992-01-28 | 1992-01-28 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204826A true JPH05204826A (ja) | 1993-08-13 |
Family
ID=11810759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263292A Withdrawn JPH05204826A (ja) | 1992-01-28 | 1992-01-28 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204826A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105082A (en) * | 1997-05-15 | 2000-08-15 | Ricoh Company, Ltd. | Data processor used in a data transfer system which includes a detection circuit for detecting whether processor uses bus in a forthcoming cycle |
-
1992
- 1992-01-28 JP JP1263292A patent/JPH05204826A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105082A (en) * | 1997-05-15 | 2000-08-15 | Ricoh Company, Ltd. | Data processor used in a data transfer system which includes a detection circuit for detecting whether processor uses bus in a forthcoming cycle |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |