JPH04264652A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPH04264652A JPH04264652A JP2457491A JP2457491A JPH04264652A JP H04264652 A JPH04264652 A JP H04264652A JP 2457491 A JP2457491 A JP 2457491A JP 2457491 A JP2457491 A JP 2457491A JP H04264652 A JPH04264652 A JP H04264652A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- parameter
- dma
- parameter register
- parameters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、主記憶装置と直接デー
タ転送を行うＤＭＡ制御方式に関する。
タ転送を行うＤＭＡ制御方式に関する。
【０００３】
【従来の技術】従来、ＤＭＡ制御方式には３つの方法が
とられていた。第１の方法は、ＤＭＡコントローラ内に
ＣＰＵと同じようなＭＭＵ（メモリ マネージメント
ユニット）機能をもたせる。第２の方法は、メモリ
にパラメータを格納し、ＤＭＡコントローラがそのパラ
メータをリードしてＤＭＡ転送を行う。第３の方法は、
ソフトウェアがＤＭＡ転送を分割させて行う。
とられていた。第１の方法は、ＤＭＡコントローラ内に
ＣＰＵと同じようなＭＭＵ（メモリ マネージメント
ユニット）機能をもたせる。第２の方法は、メモリ
にパラメータを格納し、ＤＭＡコントローラがそのパラ
メータをリードしてＤＭＡ転送を行う。第３の方法は、
ソフトウェアがＤＭＡ転送を分割させて行う。
【０００４】
【発明が解決しようとする課題】上述した従来の方法の
うち、第１と第２の方法では、ＤＭＡ転送を連続して行
うことが可能であるが、ハードウェアの量が増大すると
いう問題があった。また、第３の方法では、ＤＭＡ転送
を連続して行うことができないといった欠点があった。
うち、第１と第２の方法では、ＤＭＡ転送を連続して行
うことが可能であるが、ハードウェアの量が増大すると
いう問題があった。また、第３の方法では、ＤＭＡ転送
を連続して行うことができないといった欠点があった。
【０００５】本発明は、このような従来の欠点を除去す
るためになされたもので、論理アドレスでメモリを管理
する計算機システムのＤＭＡ転送において不連続な（物
理アドレス）ＤＭＡ転送を連続的に行わせることのでき
るＤＭＡ制御方式を提供することを目的とする。
るためになされたもので、論理アドレスでメモリを管理
する計算機システムのＤＭＡ転送において不連続な（物
理アドレス）ＤＭＡ転送を連続的に行わせることのでき
るＤＭＡ制御方式を提供することを目的とする。
【０００６】［発明の構成］
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明は、メモリの管理を論理アドレスで管理し、ＭＭＵで
物理アドレスに変換して動作する計算機システムのＤＭ
Ａ制御方式において、現在の転送に使用するパラメータ
をセットする第１のパラメータレジスタと、次回の転送
に必要なパラメータを記憶し転送に際しパラメータの内
容を前記第１のパラメータにコピーする第２のパラメー
タレジスタと、ＤＭＡ転送を制御する制御部とを備え、
前記制御部は、前記パラメータのコマンドに設けられた
前記第２のパラメータレジスタが空であることを示すス
テータスにより、計算機システムのＣＰＵに対し前記第
２のパラメータレジスタへパラメータのセットを行う割
込み信号を発生することを特徴とする。
明は、メモリの管理を論理アドレスで管理し、ＭＭＵで
物理アドレスに変換して動作する計算機システムのＤＭ
Ａ制御方式において、現在の転送に使用するパラメータ
をセットする第１のパラメータレジスタと、次回の転送
に必要なパラメータを記憶し転送に際しパラメータの内
容を前記第１のパラメータにコピーする第２のパラメー
タレジスタと、ＤＭＡ転送を制御する制御部とを備え、
前記制御部は、前記パラメータのコマンドに設けられた
前記第２のパラメータレジスタが空であることを示すス
テータスにより、計算機システムのＣＰＵに対し前記第
２のパラメータレジスタへパラメータのセットを行う割
込み信号を発生することを特徴とする。
【０００８】
【作用】本発明では、計算機システムのＣＰＵから第２
のパラメータレジスタに対してパラメータがセットされ
る。その後、ＣＰＵから転送開始が指示されると、第２
のパラメータレジスタの内容が第１のパラメータレジス
タにコピーされる。これで、パラメータの内容に基づき
ＩＯ機器とのデータ転送が開始される。現在転送のパラ
メータの後に再度転送がある場合は、第２のパラメータ
レジスタが空であることを示すステータスをセットする
と共に、これに伴う割込みを発生する。これにより、Ｃ
ＰＵは次の転送のパラメータを第２のパラメータレジス
タにセットする。このように、パラメータレジスタを２
段構成とし、パラメータのセットタイミングを通知する
ステータスを有することにより、不連続なメモリアドレ
ス（物理アドレス）に対して連続的にＤＭＡ転送が可能
となる。
のパラメータレジスタに対してパラメータがセットされ
る。その後、ＣＰＵから転送開始が指示されると、第２
のパラメータレジスタの内容が第１のパラメータレジス
タにコピーされる。これで、パラメータの内容に基づき
ＩＯ機器とのデータ転送が開始される。現在転送のパラ
メータの後に再度転送がある場合は、第２のパラメータ
レジスタが空であることを示すステータスをセットする
と共に、これに伴う割込みを発生する。これにより、Ｃ
ＰＵは次の転送のパラメータを第２のパラメータレジス
タにセットする。このように、パラメータレジスタを２
段構成とし、パラメータのセットタイミングを通知する
ステータスを有することにより、不連続なメモリアドレ
ス（物理アドレス）に対して連続的にＤＭＡ転送が可能
となる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明のＤＭＡ制御方式を適
用した計算機システムの一実施例を示すブロック図であ
る。
て詳細に説明する。図１は本発明のＤＭＡ制御方式を適
用した計算機システムの一実施例を示すブロック図であ
る。
【００１０】図において、１はＣＰＵ、２はメインメモ
リ、３はメインメモリ２をアクセスするＤＭＡコントロ
ーラ、４はＤＭＡコントローラ３の第２パラメータレジ
スタ、５はＤＭＡコントローラ３の第１パラメータレジ
スタ、６はＤＭＡコントローラ３全体を制御する制御部
、７はＤＭＡコントローラ３に接続されるＩＯ機器、１
０はシステムバスである。第２パラメータレジスタ４は
、ＣＰＵ１が出力するパラメータを記憶し、第１パラメ
ータレジスタ５は第２パラメータレジスタ４の内容をコ
ピーする。この第１パラメータレジスタ５の内容が現在
のＤＭＡコントローラ３のパラメータとなる。
リ、３はメインメモリ２をアクセスするＤＭＡコントロ
ーラ、４はＤＭＡコントローラ３の第２パラメータレジ
スタ、５はＤＭＡコントローラ３の第１パラメータレジ
スタ、６はＤＭＡコントローラ３全体を制御する制御部
、７はＤＭＡコントローラ３に接続されるＩＯ機器、１
０はシステムバスである。第２パラメータレジスタ４は
、ＣＰＵ１が出力するパラメータを記憶し、第１パラメ
ータレジスタ５は第２パラメータレジスタ４の内容をコ
ピーする。この第１パラメータレジスタ５の内容が現在
のＤＭＡコントローラ３のパラメータとなる。
【００１１】次に、上記の如く構成される本実施例の動
作を図２から図５を参照して説明する。ＣＰＵ１から第
２パラメータレジスタ４に対してパラメータがセットさ
れる。この時の第２パラメータレジスタ４の内容を図２
に示す。図示のように、パラメータはスタートアドレス
２０と転送語数２１とコマンド２２から構成されている
。その後、ＣＰＵ１から転送開始を示すＧＯコマンドが
発行される。このＧＯコマンドは上述したパラメータの
コマンドと異なる。
作を図２から図５を参照して説明する。ＣＰＵ１から第
２パラメータレジスタ４に対してパラメータがセットさ
れる。この時の第２パラメータレジスタ４の内容を図２
に示す。図示のように、パラメータはスタートアドレス
２０と転送語数２１とコマンド２２から構成されている
。その後、ＣＰＵ１から転送開始を示すＧＯコマンドが
発行される。このＧＯコマンドは上述したパラメータの
コマンドと異なる。
【００１２】これにより、第２パラメータレジスタ４の
内容が第１パラメータレジスタ５にコピーされる。これ
で、パラメータの内容に基づきＩＯ機器７とのデータ転
送が開始される。ここで、パラメータのコマンドの内容
によって動作が違ってくる。図３はパラメータのコマン
ドの内容を示している。コマンドには、現在の転送の後
に再度転送があることを示すＣＨＡステータスが設けら
れている。また、図４は制御部６に設けられているステ
ータスレジスタの内容を示している。パラメータのコマ
ンドによって各ステータスの内容がセットされる。
内容が第１パラメータレジスタ５にコピーされる。これ
で、パラメータの内容に基づきＩＯ機器７とのデータ転
送が開始される。ここで、パラメータのコマンドの内容
によって動作が違ってくる。図３はパラメータのコマン
ドの内容を示している。コマンドには、現在の転送の後
に再度転送があることを示すＣＨＡステータスが設けら
れている。また、図４は制御部６に設けられているステ
ータスレジスタの内容を示している。パラメータのコマ
ンドによって各ステータスの内容がセットされる。
【００１３】本実施例では、コマンドが’０’の時は、
現在転送のパラメータの後に転送がないことを示してお
り、指定された語数分の転送を行い最終的にＥＮＤステ
ータスをセットし全ての転送を終了する。コマンドが’
１’の時は、現在転送のパラメータの後に再度転送があ
ることを示しており、ＣＨＡステータスをセットすると
共に、これに伴う割込みを発生する。これにより、ＣＰ
Ｕ１は次の転送のパラメータを第２パラメータレジスタ
４にセットする。
現在転送のパラメータの後に転送がないことを示してお
り、指定された語数分の転送を行い最終的にＥＮＤステ
ータスをセットし全ての転送を終了する。コマンドが’
１’の時は、現在転送のパラメータの後に再度転送があ
ることを示しており、ＣＨＡステータスをセットすると
共に、これに伴う割込みを発生する。これにより、ＣＰ
Ｕ１は次の転送のパラメータを第２パラメータレジスタ
４にセットする。
【００１４】コマンド内容が’１’の場合、次から次へ
と不連続なメモリアドレスにデータ転送が実行される。 また、もし最終の転送の場合は、コマンドを’０’にす
る。これにより、転送が終了する。この転送の様子を図
５に示す。不連続な物理アドレスのデータ転送を連続的
に転送可能となる。
と不連続なメモリアドレスにデータ転送が実行される。 また、もし最終の転送の場合は、コマンドを’０’にす
る。これにより、転送が終了する。この転送の様子を図
５に示す。不連続な物理アドレスのデータ転送を連続的
に転送可能となる。
【００１５】上記ＧＯコマンドの以外においても、現在
転送中の転送語数分の転送が終了すると、第２パラメー
タレジスタ４から第１パラメータレジスタ５へパラメー
タがコピーされ、またＣＨＡステータスがセットされ、
ＣＰＵ１への割込みが発生する。上述したように、本実
施例では、パラメータレジスタを２段構成とし、パラメ
ータのセットタイミングを通知するステータスを有する
ことにより、不連続なメモリアドレス（物理アドレス）
に対して連続的にＤＭＡ転送が可能となる。
転送中の転送語数分の転送が終了すると、第２パラメー
タレジスタ４から第１パラメータレジスタ５へパラメー
タがコピーされ、またＣＨＡステータスがセットされ、
ＣＰＵ１への割込みが発生する。上述したように、本実
施例では、パラメータレジスタを２段構成とし、パラメ
ータのセットタイミングを通知するステータスを有する
ことにより、不連続なメモリアドレス（物理アドレス）
に対して連続的にＤＭＡ転送が可能となる。
【００１６】
【発明の効果】以上説明したように本発明のＤＭＡ制御
方式によれば、論理アドレスでメモリ管理を行う計算機
システムにおいて不連続な物理アドレスのＤＭＡ転送を
連続的に行うことが可能となる。また、従来の方法と比
較し、最小限のハードウェアの追加で達成することがで
きる。
方式によれば、論理アドレスでメモリ管理を行う計算機
システムにおいて不連続な物理アドレスのＤＭＡ転送を
連続的に行うことが可能となる。また、従来の方法と比
較し、最小限のハードウェアの追加で達成することがで
きる。
【図１】本発明のＤＭＡ制御方式を適用した一実施例に
係る計算機システムのブロック図である。
係る計算機システムのブロック図である。
【図２】第２パラメータレジスタの内容を示す図である
。
。
【図３】コマンドの内容を示す図である。
【図４】ステータスレジスタの内容を示す図である。
【図５】データ転送の様子を示す図である。
１ …ＣＰＵ
２ …メインメモリ
３ …ＤＭＡコントローラ
４ …第２パラメータレジスタ
５ …第１パラメータレジスタ
６ …制御部
７ …ＩＯ機器
１０…システムバス
１１…割込み信号
２０…スタートアドレス
２１…転送語数
２２…コマンド
Claims (1)
- 【請求項１】 メモリの管理を論理アドレスで管理し
、ＭＭＵで物理アドレスに変換して動作する計算機シス
テムのＤＭＡ制御方式において、現在の転送に使用する
パラメータをセットする第１のパラメータレジスタと、
次回の転送に必要なパラメータを記憶し転送に際しパラ
メータの内容を前記第１のパラメータにコピーする第２
のパラメータレジスタと、ＤＭＡ転送を制御する制御部
とを備え、前記制御部は、前記パラメータのコマンドに
設けられた前記第２のパラメータレジスタが空であるこ
とを示すステータスにより、計算機システムのＣＰＵに
対し前記第２のパラメータレジスタへパラメータのセッ
トを行う割込み信号を発生することを特徴とするＤＭＡ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2457491A JPH04264652A (ja) | 1991-02-19 | 1991-02-19 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2457491A JPH04264652A (ja) | 1991-02-19 | 1991-02-19 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264652A true JPH04264652A (ja) | 1992-09-21 |
Family
ID=12141940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2457491A Withdrawn JPH04264652A (ja) | 1991-02-19 | 1991-02-19 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04264652A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6615292B1 (en) | 1999-03-26 | 2003-09-02 | Nec Corporation | Data transfer apparatus performing DMA data transfer from non-consecutive addresses |
| JP2007087086A (ja) * | 2005-09-21 | 2007-04-05 | Nec Electronics Corp | Ｄｍａ転送システム |
| EP2096549A1 (en) * | 2008-02-28 | 2009-09-02 | Fujitsu Limited | Data transfer device |
-
1991
- 1991-02-19 JP JP2457491A patent/JPH04264652A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6615292B1 (en) | 1999-03-26 | 2003-09-02 | Nec Corporation | Data transfer apparatus performing DMA data transfer from non-consecutive addresses |
| JP2007087086A (ja) * | 2005-09-21 | 2007-04-05 | Nec Electronics Corp | Ｄｍａ転送システム |
| EP2096549A1 (en) * | 2008-02-28 | 2009-09-02 | Fujitsu Limited | Data transfer device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |