JPH0962611A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】 【課題】ＤＭＡ転送のデータ転送処理装置の回路規模を
削減するとともに、対応するＣＰＵの処理速度の向上を
図る。 【解決手段】本発明のデータ転送制御装置は、バス１０
１に対応して、ＤＭＡ実行制御部２と、デクリメンタ３
と、ＴＣ４および５と、アドレス修飾部６と、ＭＡＳＲ
７および８と、データ・ラッチ９と、アドレス更新部１
０とを備えて構成される。従来のデータ転送制御装置と
の相違点は、アドレス更新部とＭＡＲＤとの一つの組合
わせ回路が削除されて、新たにアドレス修飾部６が設け
られていることである。即ち、ＤＭＡ転送先アドレスを
ＤＭＡ転送元アドレスから生成することにより、次のＤ
ＭＡ転送先アドレス情報を格納するレジスタが削除され
て回路規模が縮小化されるとともに、当該レジスタに対
応するＣＰＵの処理負担が軽減されて、その処理速度ご
向上される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ転送制御装置
に関し、特にメモリ相互間のデータ転送をダイレクト・
メモリ・アクセス方式により行うデータ転送制御装置に
関する。

【０００２】

【従来の技術】一般に、マイクロコンピュータを利用す
る情報処理システムにおいては、中央処理装置（以下、
ＣＰＵと云う）により処理、加工されたデータを対応す
るメモリに格納しておき、当該格納されたデ−タを他の
メモリに対して大量に転送する操作が数多く行われてい
る。例えば、表示制御処理システムにおいては、ＣＰＵ
において処理、加工された表示データをメモリに書込ん
でおき、当該表示制御処理システムに含まれる表示制御
装置からの転送要求が生じる度ごとに、当該メモリから
１画面分づつの表示データを所定の表示メモリに転送す
るという操作が行われている。なお、その際に、倒えば
前記表示制御装置などの周辺装置からＣＰＵに対する割
込み処理が発生して、割込みルーチンで上述のデータ転
送が行われるような場合には、ＣＰＵにおける割込み処
理によるオーバーヘッドが増大し、表示制御処理システ
ムのデータ転送効率が低下する状態となるために、これ
に対応する方策として、ＤＭＡデータ転送に専用される
データ転送制御装置（ダイレクト・メモリ・アクセス・
コントローラ：以下、ＤＭＡＣと云う）が利用されてい
る。なお、以下においては、このＤＭＡＣによるデータ
転送をＤＭＡ転送と呼ぶこととする。

【０００３】このように、ＤＭＡ転送を行う場合には、
まず、データ転送を行うべきメモリ・アドレス、ＤＭＡ
転送回数等の各種制御情報が、予めＣＰＵの命令実行に
よりＤＭＡＣ内に設定される。次いで、周辺装置（例え
ば、表示制御装置または印字制御装置など）からのＤＭ
Ａ転送要求がＤＭＡＣにおいて検知されると、ＤＭＡＣ
からはＣＰＵに対してバス使用権の空け渡しが要求され
る。この要求がＣＰＵにおいて検知されると、アドレス
・バスおよびデータ・バスを含むバスの使用権がＤＭＡ
Ｃ側に引渡され、ＤＭＡＣにおいては、空いているバス
を利用してアドレス情報およびリード／ライト制御信号
等を発生することにより、メモリに格納されているデー
タを他のメモリ領域に転送する処理が行われる。このよ
うなＤＭＡ転送操作を繰返して行うことにより、転送回
数分（例えば、１画面の表示データ数分）のデータ転送
が完了すると、ＤＭＡＣからは、ＣＰＵに対してＤＭＡ
転送終了の通知が伝達される。これを受けて、ＣＰＵに
おいてはＤＭＡ転送終了が検出され、割込み処理および
割込み処理プログラム・ルーチンが実行される。この割
込み処理プログラム・ルーチンの中において、ＣＰＵに
おいては、次のＤＭＡ転送の実行に備えてＤＭＡＣの各
種制御情報が再設定され、再度ＤＭＡ転送が開始され
る。

【０００４】上述の従来のＤＭＡＣの実施形態につい
て、情報処理システム内においてメモリ側のデータ転送
に適用される場合を例として説明する。なお、当該情報
処理システムの構成は、後述する本発明の実施形態にお
いて適用される情報処理システムと同様の構成となって
おり、図２に示されるように、バス１０１に対応して、
ＤＭＡＣ１、周辺装置１３およびＣＰＵ１４を含むマイ
クロコンピュータ１１と、ＤＭＡ転送元領域Ａ１５、Ｄ
ＭＡ転送先領域Ａ１６、ＤＭＡ転送元領域Ｂ１７および
ＤＭＡ転送先領域Ｂ１８を含むメモリ１２とを備えて構
成される。図２において、マイクロコンピュータ１１に
含まれるＣＰＵ１４６においては、内部にプログラム・
カウンタ（以下、ＰＣと云う）と、プログラム・ステー
タス・ワード（以下、ＰＳＷと云う）と、各種レジスタ
等を有しており、各種命令の実行制御と、ＤＭＡＣ１と
のアドレス・バス、データ・バス、リード信号およびラ
イト信号等からなるバス１０１の使用権に対する制御を
含む、情報処理システム全体に関する動作制御が行われ
る。

【０００５】マイクロコンピュータ１１においては、デ
ータの生成および加工処理が行われて、そのデータ出力
はメモリ１２に含まれるＤＭＡ転送元領域Ａ１５または
ＤＭＡ転送元領域Ｂ１７に書込まれる。そして、周辺装
置１３からのＤＭＡ転送要求が発生した場合には、ＤＭ
ＡＣ１により、対応するＤＭＡ転送先領域Ａ１６または
ＤＭＡ転送先領域Ｂ１８に対するデータ転送を行うとい
う、前記情報処理システム全体としての制御作用が実行
される。この場合に、メモリ１２には、ＣＰＵ１４のプ
ログラム領域およびデータ領域と、ＤＭＡ転送元領域に
含まれるＤＭＡ転送元領域Ａ１５およびＤＭＡ転送元領
域Ｂ１７と、ＤＭＡ転送先領域に含まれるＤＭＡ転送先
領域Ａ１６およびＤＭＡ転送先領域Ｂ１８が存在してお
り、ＣＰＵ１４またはＤＭＡＣ１の何れかによる制御作
用により、バス１０１を介して情報処理システムにおけ
る各種データが入力されて格納される。マイクロコンピ
ュータ１１のＣＰＵ１４には、内部にＰＣ、ＰＳＷおよ
び各種制御レジスタ等が含まれており、各種命令の実行
制御と、ＤＭＡＣ１との間におけるアドレス・バス、デ
ータ・バス、リード信号およびライト信号等を含むバス
１０１の使用権に対する制御と含む動作制御が行われ
る。

【０００６】図６は、従来のＤＭＡＣ１の実施形態の構
成を示すブロック図である。図６に示されるように、Ｄ
ＭＡＣ１は、バス１０１に対応して、ＤＭＡ転送元アド
レス情報を格納するメモリ・アドレス・ソース・レジス
タ（以下、ＭＡＳＲと云う）７と、次のＤＭＡ転送元領
域の先頭アドレス情報を格納するＭＡＳＲ８と、ＭＡＳ
Ｒ７の格納内容を更新するアドレス更新部６と、ＤＭＡ
転送先アドレス情報を格納するメモリ・ディスティネー
ション・アドレス・レジスタ（以下、ＭＤＡＲと云う）
３１と、次のＤＭＡ転送先領域の先頭アドレス情報を格
納するＭＤＡＲ３２と、ＭＤＡＲ３１の格納内容を更新
するアドレス更新部１０と、転送データ数を格納するタ
ーミナル・カウンタ（以下、ＴＣと云う）４と、次のＤ
ＭＡ転送領域に対する転送データ数を格納するＴＣ５
と、ＴＣ４の格納内容をデクリメントするデクリメンタ
３と、ＤＭＡ転送データを一時的に格納しておくデータ
・ラッチ９と、ＣＰＵ１４との間のバス１０１の使用権
に対する制御、ＤＭＡ転送動作時における転送タイミン
グ制御、および内部各レジスタの更新制御等を含むＤＭ
Ａ転送全体の制御を行うＤＭＡ実行制御部２とを備えて
構成される。ＤＭＡＣ１においては、周辺装置１３から
のＤＭＡ転送要求信号１０２の入力を受けて、ＣＰＵ１
４との間のバス使用権明け渡し要求信号１０３、および
バス使用権許可信号１０４の授受を介して、ＣＰＵ１４
からバス使用権を確保し、メモリ１２に含まれるＤＭＡ
転送元領域Ａ１５またはＤＭＡ転送元領域Ｂ１７から、
対応するＤＭＡ転送先領域Ａ１６およびＤＭＡ転送先領
域Ｂ１８に対するＤＭＡ転送が実行される。また、メモ
リ１２の格納領域には、ＣＰＵ１４におけるプログラム
領域、データ領域、ＤＭＡ転送元領域Ａ１５、ＤＭＡ転
送元領域Ｂ１７、ＤＭＡ転送先領域Ａ１６およびＤＭＡ
転送先領域Ｂ１８等が包含されており、ＣＰＵ１４とＤ
ＭＡＣ１の何れか一方の制御作用により、アドレス・バ
ス、データ・バス、リード信号およびライト信号等を含
むバス１０１を介して、情報処理システムの各種データ
が当該メモリ１２に格納される。

【０００７】ここにおいて、従来の実施形態が適用され
る情報処理ステムにおけるＣＰＵ１４により行われる処
理内容について説明する。ＣＰＵ１４においては、ＤＭ
Ａ転送に先立って、図２に示されるＤＭＡ転送元領域Ａ
の内部に含まれる最終データまで、予め転送データが書
込まれている。その後、図７（ａ）のフローチャートに
示されるＤＭＡ転送のための初期設定が行われる。即
ち、ＭＡＳＲ７にＤＭＡ転送元開始アドレス（ＤＭＡ転
送元領域Ａ１５の先頭アドレス）が設定され（ステップ
７１）、ＭＤＡＲ３１には、ＤＭＡ転送先開始アドレス
（ＤＭＡ転送先領域Ａ１６の先頭アドレス）が設定され
る（ステップ７２）。また、ＭＡＳＲ８には、次のＤＭ
Ａ転送元となる領域（ＤＭＡ転送元領域Ｂ１７）の先頭
アドレスが設定され（ステップ７３）、ＭＤＡＲ３２に
は、次のＤＭＡ転送先となる領域（ＤＭＡ転送先領域Ｂ
１８）の先頭アドレスが設定される（ステップ７４）。
そしてＴＣ４対しては、ＤＭＡ転送データ数が設定され
（ステップ７５）、ＴＣ５には、次のＤＭＡ転送を行う
領域の転送データ数が設定され（ステップ７６）、ＤＭ
Ａ転送許可状態にし（ステップ７７）、ＣＰＵ１４によ
る処理は終了する。

【０００８】このようにして、ＤＭＡ転送が許可状態に
なると、ＤＭＡＣ１により、ＤＭＡ転送元領域Ａ１５に
書込まれたデータは、ＤＭＡ転送先領域Ａ１６に対して
転送される。なお、上記のＤＭＡ転送の実行時以外の間
においては、ＣＰＵ１４によりＤＭＡ転送元領域Ｂ１７
に対してＤＭＡ転送データが書込まれる。ＤＭＡ転送元
領域Ａ１５における最終データまでＤＭＡ転送が完了す
ると、ＤＭＡＣ１により、活性化されたＤＭＡ割込み要
求信号１０５がＣＰＵ１４に出力され、ＣＰＵ１４に対
してＤＭＡ転送の完了が伝達されるとともに、引続き、
ＤＭＡ転送元領域Ｂ１７のデータをＤＭＡ転送先領域Ｂ
１８に転送するＤＭＡ転送が開始される。ＣＰＵ１４に
おいては、ＤＭＡ割込み要求の発生が検知されると、Ｐ
ＣおよびＰＣＷがスタックに退避され、図７（ｂ）に示
されるように、割込み処理プログラム・ルーチンが起動
される。このプログラム・ルーチンの中において、次の
ＤＭＡ転送に備えるために、ＣＰＵ１４により、ＭＡＳ
Ｒ８には、次のＤＭＡ転送元となる領域（ＤＭＡ転送元
領域Ａ１５）の先頭アドレスが設定され（ステップ８
１）、ＭＤＡＲ３２には、次のＤＭＡ転送先となる領域
（ＤＭＡ転送先領域Ａ１６）の先頭アドレスが設定され
る（ステップ８２）。次いで、ＴＣ５に対してＤＭＡ転
送領域Ａのデータ数が設定される（ステップ８３）。そ
して、その後に、ＣＰＵ１４においては、ＰＣおよびＰ
ＣＷがスタックから復帰される。また、ＤＭＡ転送元領
域Ａ１５のデータに対するＤＭＡ転送の実行時以外の間
においては、ＣＰＵ１４により、ＤＭＡ転送元領域Ａ１
５に対するデータ書込み処理が行われる。

【０００９】上記と同様に、ＤＭＡ転送元領域Ａ１５の
最終データまでのＤＭＡ転送が完了すると、ＤＭＡＣ１
により、活性化されたＤＭＡ割込み要求信号１０５がＣ
ＰＵ１４に出力され、ＣＰＵ１４に対してＤＭＡ転送の
完了が伝達されるとともに、引続き、ＤＭＡ転送元領域
Ａ１５のデータをＤＭＡ転送先領域Ａ１６に転送するＤ
ＭＡ転送が開始される。このように、ＤＭＡ転送元領域
Ａ１５とＤＭＡ転送元領域Ｂ１７は、交互にＤＭＡ転送
元の対象、またはＣＰＵ１４によるデータ書込みの対象
となる。

【００１０】次に、この従来の実施形態における、ＤＭ
Ａ転送元領域のデータをＤＭＡ転送先領域に転送する場
合の動作について説明する。図２の情報処理システムに
おいて、周辺装置１３において、ＤＭＡＣ１のＴＣ４に
設定されている回数分のデータをＤＭＡ転送する必要が
生じると、周辺装置１３により、ＤＭＡ転送要求信号１
０２が活性化されてＤＭＡＣ１に供給される。ＤＭＡＣ
１においては、このＤＭＡ転送要求信号１０２の入力を
受けて、バス使用権明け渡し要求信号１０３が活性化さ
れて出力されてＣＰＵ１４に入力され、ＣＰＵ１４に対
するバス１０１の使用権が要求される。ＣＰＵ１４にお
いては、データ生成処理、および生成されたデータをＤ
ＭＡ転送元領域Ａ１５またはＤＭＡ転送元領域Ｂ１７に
格納する処理を含む所定のプログラム処理が実行されて
いるが、同時に、ＤＭＡＣ１から出力されるバス使用権
明け渡し要求信号１０３の状態が常時モニタされてい
る。従って、上記のバス使用権明け渡し要求信号１０３
が活性化されてＤＭＡＣ１から入力されると、ＣＰＵ１
４においては、ＰＣ、ＰＣＷおよび各種レジスタ類の内
容が、プログラム実行時の値のままに保持されている状
態となり、バス使用権許可信号１０４が活性化されて出
力されて、ＤＭＡＣ１に対してバス使用権が与えられた
ことが伝達される。ＤＭＡＣ１においては、バス使用権
が与えられたことにより、信号線１０８を介して、ＭＡ
ＳＲ７に格納されているＤＭＡ転送元アドレスがバス１
０１上に出力され、同時にメモリ・リード信号が活性化
されて、転送データがメモリ１２からデータ・ラッチ９
に取込まれる。続いて、ＤＭＡＣ１により、信号線１０
７を介して、ＭＤＡＲ３１に格納されているＤＭＡ転送
先アドレスがバス１０１上に出力され、データ・ラッチ
９に取込まれた転送データがバス１０１上に出力される
と同時に、メモリ・ライト信号が活性化されて、当該転
送データがメモリ１２に書込まれる。

【００１１】このように、１回のＤＭＡ転送が実行され
る度ごとに、ＭＡＲＳ７およびＭＤＡＲ３１の内容が、
それぞれ対応するアドレス更新部６およびアドレス更新
部１０により更新される。また、転送データ数が格納さ
れているＴＣ４の内容が、デクリメンタ３により“１”
デクリメントされる。ここで、１回のＤＭＡ転送実行後
において、周辺装置１３からのＤＭＡ転送要求信号１０
２が、引続き活性化状態にあることがＤＭＡＣ１におい
て検知された場合には、上記のＤＭＡ転送が繰返して実
行される。また、ＤＭＡ転送要求信号１０２が活性化さ
れていない場合には、ＤＭＡＣ１においては、バス使用
権明け渡し要求信号１０３をインアクティブにして、Ｃ
ＰＵ１４に対してバス１０１の使用権の放棄を伝達す
る。ＣＰＵ１４においては、バス使用権が取戻される
と、ＰＣ、ＰＣＷおよび各種レジスタ類に、全てプログ
ラム処理中断前の値が保持されているために、即時に、
中断されたプログラム処理の実行が再開される。

【００１２】上記のＤＭＡ転送を繰返して実行し、指定
回数分のデータ転送が終了すると、ＤＭＡＣ１において
は、ＴＣ４に格納されているデータ転送回数の値がデク
リメントされて０となり、デクリメンタ３より出力され
るＴＣゼロ検出信号１０６により、ＭＡＲＳ８の内容が
ＭＡＲＳ７にロードされ、またＭＤＡＲ３２の内容がＭ
ＤＡＲ３１にロードされる。これにより、次のＤＭＡ転
送が発生した時に、次のＤＭＡ転送元領域に格納されて
いるデータを、次のＤＭＡ転送先領域に転送するＤＭＡ
転送が実行される。また同時に、ＤＭＡ割込み要求信号
１０５を活性化することにより、ＣＰＵ１４に対してＤ
ＭＡ転送の完了が伝達される。このように、上記の処理
を繰返して実行することにより、ＤＭＡ転送元領域Ａ１
５からＤＭＡ転送先領域Ａ１６に対するＤＭＡ転送と、
ＤＭＡ転送元領域Ｂ１７からＤＭＡ転送先領域Ｂ１８に
対するＤＭＡ転送が、交互に繰返して実行されるという
動作状態でＤＭＡ転送が行われる。

【００１３】

【発明が解決しようとする課題】近年、メモリの低価格
化、メモリ容量の増大化に伴ない、各種の情報処理シス
テムにおいては大規模のデータを扱うことが可能とな
り、当該情報処理システムを構成するＤＭＡ転送を対象
とするデータ転送制御装置においても、大規模のデータ
の転送制御が求められている。しかしながら、上述した
従来のデータ転送制御装置においては、このような大規
模のデータの転送制御を行うためには、ＤＭＡＣに含ま
れる各レジスタ、ＭＡＳＲ、ＭＤＡＲおよびＴＣ等にお
けるビット構成を増大化する必要があり、このために、
ＤＭＡＣの回路規模が著しく肥大化し、半導体チップ全
体としての所要面積が増大するという欠点がある。

【００１４】また、上記の各レジスタ、ＭＡＳＲ、ＭＤ
ＡＲおよびＴＣ等における初期設定処理、および割込み
処理プログラムによる再設定処理等はＣＰＵにより実行
されているが、これらの処理は、ビット構成の増大に伴
ない、１つのレジスタに対する設定を１命令により処理
することが不可能となり、２命令乃至３命令により処理
することが必要となる。このために、プログラム容量が
増大するという欠点があり、更に、必然的にプログラム
処理時間が増加し、ＤＭＡ転送時における設定処理にか
かわる処理時間が増大するために、ＣＰＵ本来の処理速
度が低下するという欠点がある。

【００１５】

【課題を解決するための手段】第１の発明のデータ転送
制御装置は、ダイレクト・メモリ・アクセス（ＤＭＡ）
方式により、メモリ間におけるＤＭＡデータ転送を制御
するデータ転送制御装置において、所定のＤＭＡ転送領
域に対するＤＭＡデータ転送回数の値を格納する転送回
数記憶手段と、ＤＭＡデータ転送を実行する度ごとに、
前記転送回数記憶手段に格納されている前記実行回数の
値を更新する転送回数更新手段と、所定のＤＭＡ転送元
領域のアドレスをアドレス情報として格納するアドレス
記憶手段と、ＤＭＡデータ転送を実行する度ごとに、前
記アドレス記憶手段に格納されているアドレス情報の値
を更新するアドレス更新手段と、前記アドレス記憶手段
に格納されている前記アドレス情報をビット修飾して出
力するアドレス修飾手段と、ＤＭＡデータ転送の実行時
に、前記アドレス記憶手段に格納されているアドレス情
報と、前記アドレス修飾手段によりビット修飾されて出
力されるアドレス情報とを入力して、時系列的に交互に
切替えて出力するアドレス情報切替手段と、を少なくと
も備えて構成される。

【００１６】なお、第１の発明において、前記アドレス
修飾手段は、所定ビット数の修飾用ビットを格納するア
ドレス修飾レジスタと、前記アドレス記憶手段に格納さ
れているＤＭＡ転送元領域のアドレスの各ビットの値
と、これらの各ビットに対応して前記アドレス修飾レジ
スタより出力される修飾ビットの値とを入力して、それ
ぞれ論理和をとって出力する複数のＯＲゲートと、を少
なくとも備えて構成してもよく、或はまた、前記アドレ
ス修飾手段としては、所定ビット数の修飾用ビットを格
納する第１および第２のアドレス修飾レジスタと、前記
第１のアドレス修飾レジスタの各ビットの値を反転して
出力する複数のインバータと、前記複数のインバータの
反転出力値と、前記第２のアドレス修飾レジスタの対応
するビットの値との論理積をとって出力する複数の第１
のＡＮＤゲート群と、前記第１のアドレス修飾レジスタ
の各ビットの値と、前記第２のアドレス修飾レジスタの
対応するビットの値との論理積をとって出力する複数の
第２のＡＮＤゲート群と、前記アドレス記憶手段に格納
されているＤＭＡ転送元領域のアドレスの各ビットの値
と、これらの各ビットに対応して前記複数の第１および
第２のＡＮＤゲート群の出力値とを入力して、それぞれ
論理和をとって出力する複数のＯＲゲートと、を少なく
とも備えて構成してもよい。

【００１７】また、第２の発明のデータ転送制御装置
は、ダイレクト・メモリ・アクセス（ＤＭＡ）方式によ
り、メモリ間におけるＤＭＡデータ転送を制御するデー
タ転送制御装置において、所定のＤＭＡ転送領域に対す
るＤＭＡデータ転送回数の値を格納する第１の転送回数
記憶手段と、ＤＭＡデータ転送を実行する度ごとに、前
記第１の転送回数記憶手段に格納されている前記実行回
数の値を更新する転送回数更新手段と、前記ＤＭＡ転送
領域の次のＤＭＡ転送領域に対するＤＭＡ転送回数の値
を格納する第２の転送回数記憶手段と、所定のＤＭＡ転
送元領域のアドレスをアドレス情報として格納する第１
のアドレス記憶手段と、ＤＭＡデータ転送を実行する度
ごとに、前記第１のアドレス記憶手段に格納されている
アドレス情報の値を更新するアドレス更新手段と、前記
ＤＭＡ転送元領域の次のＤＭＡ転送元領域のアドレスを
アドレス情報として格納する第２のアドレス記憶手段
と、前記第１のアドレス記憶手段に格納されている前記
アドレス情報をビット修飾して出力するアドレス修飾手
段と、ＤＭＡデータ転送の実行時に、前記第１のアドレ
ス記憶手段に格納されているアドレス情報と、前記アド
レス修飾手段によりビット修飾されて出力されるアドレ
ス情報とを入力して、時系列的に交互に切替えて出力す
るアドレス情報切替手段と、を少なくとも備えて構成さ
れる。

【００１８】なお、第２の発明において、前記アドレス
修飾手段は、所定ビット数の修飾用ビットを格納するア
ドレス修飾レジスタと、前記第１のアドレス記憶手段に
格納されているＤＭＡ転送元領域のアドレスの各ビット
の値と、これらの各ビットに対応して前記アドレス修飾
レジスタより出力される修飾ビットの値とを入力して、
それぞれ論理和をとって出力する複数のＯＲゲートと、
を少なくとも備えて構成してもよく、或はまた、前記ア
ドレス修飾手段としては、所定ビット数の修飾用ビット
を格納する第１および第２のアドレス修飾レジスタと、
前記第１のアドレス修飾レジスタの各ビットの値を反転
して出力する複数のインバータと、前記複数のインバー
タの反転出力値と、前記第２のアドレス修飾レジスタの
対応するビットの値との論理積をとって出力する複数の
第１のＡＮＤゲート群と、前記第１のアドレス修飾レジ
スタの各ビットの値と、前記第２のアドレス修飾レジス
タの対応するビットの値との論理積をとって出力する複
数の第２のＡＮＤゲート群と、前記第１のアドレス記憶
手段に格納されているＤＭＡ転送元領域のアドレスの各
ビットの値と、これらの各ビットに対応して前記複数の
第１および第２のＡＮＤゲート群の出力値とを入力し
て、それぞれ論理和をとって出力する複数のＯＲゲート
と、を少なくとも備えて構成してもよい。

【００１９】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００２０】図１は本発明の第１の実施形態の構成を示
すブロック図である。この第１の実施形態は、マイクロ
コンピュータを用いて形成される情報処理システムにお
いて、データ転送に適用される場合のデータ転送制御装
置（ＤＭＡＣ）例であり、図１に示されるように、当該
第１の実施形態は、バス１０１に対応して、ＤＭＡ実行
制御部２と、デクリメンタ３と、ターミナル・カウンタ
（以下、ＴＣと云う）４および５と、アドレス修飾部６
と、メモリアドレス・ソース・レジスタ（以下、ＭＡＳ
Ｒと云う）７および８と、データ・ラッチ９と、アドレ
ス更新部１０とを備えて構成される。図６との対比によ
り明らかなように、本実施形態の従来の実施形態との相
違点は、図６におけるアドレス更新部とＭＡＲＤとの一
つの組合わせ回路が削除されて、新たにアドレス修飾部
が設けられていることである。また、図２は、従来の実
施形態の場合と同様に、本実施形態が適用される前記情
報処理システムの構成を示すブロック図であり、バス１
０１に対応して、ＤＭＡＣ１、周辺装置１３およびＣＰ
Ｕ１４を含むマイクロコンピュータ１１と、ＤＭＡ転送
元領域Ａ１５、ＤＭＡ転送先領域Ａ１６、ＤＭＡ転送元
領域Ｂ１７およびＤＭＡ転送先領域Ｂ１８を含むメモリ
１２とを備えて構成される。

【００２１】まず、本実施形態の動作説明に関連して、
図２を参照して本実施形態が適用される情報処理システ
ムについて説明する。図２において、マイクロコンピュ
ータ１１においては、データの生成および加工処理が行
われて、そのデータ出力はメモリ１２に含まれるＤＭＡ
転送元領域Ａ１５またはＤＭＡ転送元領域Ｂ１７に書込
まれる。そして、周辺装置１３からのＤＭＡ転送要求が
発生した場合には、ＤＭＡＣ１により、対応するＤＭＡ
転送先領域Ａ１６またはＤＭＡ転送先領域Ｂ１８に対す
るデータ転送を行うという、前記情報処理システム全体
としての制御作用が実行される。この場合に、メモリ１
２には、ＣＰＵ１４のプログラム領域およびデータ領域
と、ＤＭＡ転送元領域に含まれるＤＭＡ転送元領域Ａ１
５およびＤＭＡ転送元領域Ｂ１７と、ＤＭＡ転送先領域
に含まれるＤＭＡ転送先領域Ａ１６およびＤＭＡ転送先
領域Ｂ１８が存在しており、ＣＰＵ１４またはＤＭＡＣ
１の何れかによる制御作用により、バス１０１を介して
情報処理システムにおける各種データが入力されて格納
される。マイクロコンピュータ１１のＣＰＵ１４には、
内部にＰＣ、ＰＳＷおよび各種制御レジスタ等が含まれ
ており、各種命令の実行制御と、ＤＭＡＣ１との間にお
けるアドレス・バス、データ・バス、リード信号および
ライト信号等を含むバス１０１の使用権に対する制御と
含む動作制御が行われる。

【００２２】マイクロコンピュータ１１に含まれるＤＭ
ＡＣ１の構成は、上記に要約したとうりであり、ＤＭＡ
転送元アドレス情報を格納するメモリ・ソース・アドレ
スレジスタ（以下、ＭＡＳＲ）７と、次のＤＭＡ転送元
領域の先頭アドレス情報を格納するＭＡＳＲ８と、ＭＡ
ＳＲ７の格納内容を更新するアドレス更新部１０と、Ｍ
ＡＳＲ７に格納されているアドレス情報を修飾するアド
レス修飾部６と、ＤＭＡ転送元領域Ａ１５またはＤＭＡ
転送元領域Ｂ１７内において、未だＤＭＡ転送が実行さ
れていないデータ数が格納されるターミナル・カウンタ
（以下、ＴＣと云う）４と、ＴＣ４の格納内容をデクリ
メントするデクリメンタ３と、次のＤＭＡ転送領域のデ
ータ数を格納するＴＣ５と、ＤＭＡ転送データを一時的
に格納しておくデータ・ラッチ９と、ＣＰＵ１４との間
のバス１０１の使用権に対する制御、ＤＭＡ転送動作時
における転送タイミング制御、および内部各レジスタの
更新制御等を含むＤＭＡＣ全体の制御を行うＤＭＡ実行
制御部２とを備えて構成される。

【００２３】また、本発明の特徴とする構成要件である
アドレス修飾部６の構成概念図が図３に示される。図３
においては、当該アドレス修飾部６の本発明に動作機能
に直接関連する部分のみが抽出されて概念的に示されて
おり、その構成要素の全てが示されてはいない。例え
ば、図３には、アドレス修飾部６内には、３ビットから
なるアドレス修飾レジスタ（以下、ＡＭＤと云う）１９
と、ＯＲゲート２０、２１および２２が設けられてお
り、１例として、２４ビットからなるＭＡＳＲ７のＤＭ
Ａ転送元アドレス１０９をアドレス修飾部６により修飾
して、２４ビットのＤＭＡ転送先アドレス１１０を生成
する場合が概念的に示されている。以下に、図３を参照
して、２４ビットのＤＭＡ転送元アドレス１０９を修飾
して、２４ビットのＤＭＡ転送先アドレス１１０を生成
する場合のアドレス修飾部６の動作について説明する。

【００２４】図３に示されるように、ＡＭＤ１９には
“００１”が設定されているものとする。ＡＭＤ１９に
おけるビット２の値“０”と、ＭＡＳＲ７のＤＭＡ転送
元アドレス１０９のビット２０の値“０”は、ＯＲゲー
ト２０に入力され、ＯＲゲート２０の論理和出力値
“０”は、ＤＭＡ転送先アドレス１１０のビット２０の
値として出力される。同様にして、ＡＭＤ１９における
ビット１の値“０”と、ＭＡＳＲ７のＤＭＡ転送元アド
レス１０９のビット１６の値“１”は、ＯＲゲート２１
に入力され、ＯＲゲート２１の論理和出力値“１”は、
ＤＭＡ転送先アドレス１１０のビット１６の値として出
力されるとともに、ＡＭＤ１９におけるビット０の値
“１”と、ＭＡＳＲ７のＤＭＡ転送元アドレス１０９の
ビット８の値“０”は、ＯＲゲート２２に入力され、Ｏ
Ｒゲート２２の論理和出力値“１”は、ＤＭＡ転送先ア
ドレス１１０のビット８の値として出力される。

【００２５】このように、ＡＭＤ１９に“０”が設定さ
れている場合には、ＭＡＳＲ７のＤＭＡ転送元アドレス
１０９の対応ビットが、そのままＤＭＡ転送先アドレス
１１０における対応ビットの値となり、また、ＡＭＤ１
９に“１”が設定されている場合には、ＭＡＳＲ７のＤ
ＭＡ転送元アドレス１０９の対応ビットがセットされ
て、ＤＭＡ転送先アドレス１１０における対応ビットの
値となる。また、ビット２０、ビット１６およびビット
８以外のビットについては、ＭＡＳＲ７のＤＭＡ転送元
アドレス１０９に設定されている値が、そのままＤＭＡ
転送先アドレス１１０における対応ビットの値となる。
上述のように、ＡＭＤ１９に“１”を設定し、ＤＭＡ転
送元アドレス１０９の対応ビットに“０”を設定してお
けば、ＤＭＡ転送先アドレス１１０は、アドレス修飾部
６により自動的に生成される。

【００２６】次に、ＤＭＡ転送元領域Ａ１５またはＤＭ
Ａ転送元領域Ｂ１７から、対応するＤＭＡ転送先領域Ａ
１６またはＤＭＡ転送先領域Ａ１８に対してデータを転
送する際のＣＰＵ１４側のソフトウェア処理について、
図５（ａ）のＤＭＡ開始処理のフローチャートと、図５
（ｂ）のＤＭＡ終了割込み処理のフローチャートを参照
して説明する。なお、図５（ａ）および（ｂ）において
は、アドレス修飾レジスタ１９はＡＭＤと略記されてい
る。ＣＰＵ１４には、ＤＭＡ転送に先だって、ＤＭＡ転
送元領域Ａ内の最終データまでの転送データを書込んで
おく。図５（ａ）において、ＤＭＡ開始処理において
は、まずＤＭＡ転送のための初期設定が行われる。即
ち、ＭＡＳＲ７に、ＤＭＡ転送元となる領域（ＤＭＡ転
送元領域Ａ１５）の先頭アドレスが設定され（ステップ
５１）、ＭＡＳＲ８には、次のＤＭＡ転送元となる領域
（ＤＭＡ転送元領域Ｂ１７）の先頭アドレスが設定され
る（ステップ５２）。アドレス修飾レジスタ１９には、
アドレス修飾するビットを“１”にした値が設定され
（ステップ５３）、ＴＣ４には、ＤＭＡ転送データ数が
設定されて（ステップ５４）、ＴＣ５には、次のＤＭＡ
転送を行う領域の転送データ数が設定される（ステップ
５５）。次いで、ＣＰＵ１４により、ＤＭＡＣ１をＤＭ
Ａ転送許可状態にして（ステップ５６）、ＤＭＡ開始処
理が終了する。

【００２７】ＣＰＵ１４がＤＭＡ転送許可状態になる
と、ＤＭＡＣ１により、ＤＭＡ転送元領域Ａ１５に書込
まれているデータはＤＭＡ転送先領域Ａ１６に転送され
る。またＣＰＵ１４により、上記のＤＭＡ転送の実行時
以外の間において、ＤＭＡ転送元領域Ｂ１７に対してＤ
ＭＡ転送データが書込まれる。そして、ＤＭＡ転送元領
域Ａ１６の最終データまでのＤＭＡ転送が終了すると、
ＤＭＡＣ１において、ＤＭＡ割込み要求信号１０５を活
性化することにより、ＣＰＵ１４に対してＤＭＡ転送完
了が伝達されるとともに、引続きＤＭＡ転送元領域Ｂ１
７のデータを、ＤＭＡ転送先領域Ｂ１６に転送するＤＭ
Ａ転送が開始される。ＣＰＵ１４においては、ＤＭＡ割
込み要求の発生が検知されるとＰＣおよびＰＣＷをスタ
ック内に退避させて、図５（ｂ）に示されるＤＭＡ終了
割込み処理プログラム・ルーチンが起動される。

【００２８】図５（ｂ）において、上記のプログラム・
ルーチンの中で、ＣＰＵ１４においては、次のＤＭＡ転
送に備えるために、ＭＡＳＲ８にＤＭＡ転送元領域Ａ１
５の先頭アドレスが設定され（ステップ６１）、アドレ
ス修飾レジスタ１９にアドレスを修飾するビットを
“１”にした値が設定される（ステップ６２）。次い
で、ＴＣ５に次のＤＭＡ転送領域に対する転送データ数
を設定する処理が行われ（ステップ６３）、ＣＰＵ１４
においては、ＰＣおよびＰＣＷが前記スタックから復帰
される。また、ＤＭＡ転送元領域Ｂ１７のデータに対す
るＤＭＡ転送の実行時以外の間においては、ＣＰＵ１４
によりＤＭＡ転送元領域Ａ１５にデータを書込む処理が
行われる。上記の場合と同様に、ＤＭＡ転送元領域Ｂ１
７の最終データまでのＤＭＡ転送が完了すると、ＤＭＡ
Ｃ１より、ＣＰＵ１４に対するＤＭＡ割込み要求信号１
０３が出力され、引き続きＤＭＡ転送領域Ａ１５のデー
タを転送するＤＭＡ転送が開始される。このようにし
て、ＤＭＡ転送元領域Ａ１５とＤＭＡ転送元領域Ｂ１７
は、交互にＤＭＡ転送元対象またはＣＰＵ１４による書
込みの対象となる。

【００２９】次に、ＤＭＡＣ１による、ＤＭＡ転送元領
域Ａ１５またはＤＭＡ転送元領域Ｂ１７から、対応する
ＤＭＡ転送先領域Ａ１６またはＤＭＡ転送先領域Ｂ１８
に対するＤＭＡ転送の動作について、具体的に説明す
る。図２に示される周辺装置１３において、ＴＣ４に設
定されている回数分のデータをＤＭＡに転送する必要が
生じると、周辺装置１３よりＤＭＡＣ１内のＤＭＡ実行
制御部２に対してＤＭＡ転送要求信号１０２が入力さ
れ、このＤＭＡ転送要求信号１０２の入力を受けて、Ｄ
ＭＡ実行制御部２においては、バス使用権明け渡し要求
信号１０３およびバス使用権許可信号１０４を介して、
ＣＰＵ１４からバス１０１の使用権が与えられる。バス
使用権を与えられたＤＭＡＣ１により、信号線１０６を
介してりＭＡＳＲ７に格納されているＤＭＡ転送元アド
レス情報がバス１０１上に出力さるるとともに、同時に
メモリ・リード信号が活性化されて、当該転送データは
メモリからデータ・ラッチ９に取込まれる。続いて、Ｄ
ＭＡＣ１により、アドレス修飾部６においてＭＡＳＲ７
から生成されたＤＭＡ転送アドレス情報が、信号線１０
８を介してバス１０１上に出力され、データ・ラッチ９
に取込まれた転送データがバス１０１上に出力されると
ともに、同時にメモリ・ライト信号により前記転送デー
タはメモリ１２内に書込まれる。このように、１回のＤ
ＭＡ転送が実行される度ごとに、ＭＡＳＲ７の内容がア
ドレス更新部１０に読出され、次のＤＭＡ転送元アドレ
スに更新された後に書戻される。また、転送データ数が
格納されているＴＣ４の内容は、デクリメンタ３により
“１”デクリメントされる。なお、周辺装置１３から連
続してＤＭＡ転送要求信号１０２が出力されていない場
合には、ＤＭＡＣ１よりＣＰＵ１４に出力されるバス使
用権明け渡し要求信号１０３がイン・アクティブとな
り、これにより、ＣＰＵ１４に対してバス１０１の使用
権の放棄を伝達され、ＤＭＡ転送動作が終了する。

【００３０】上記のＤＭＡ転送を繰返して実行すること
により、所定の転送回数分のＤＭＡデータ転造が終了す
ると、ＴＣ４の内容はデクリメントされて０となる。ま
たＤＭＡＣ１においては、ＴＣ４より信号線１０６を介
して出力されるＴＣゼロ検出信号により、ＭＡＳＲ８の
内容がＭＡＳＲ７にロードされるとともに、同時にＴＣ
５の内容がＴＣ４にロードされる。これにより、次のＤ
ＭＡ転送要求が発生した場合においては、ＤＭＡ転送元
領域Ｂ１７に格納されているデータが、ＤＭＡ転送先領
域Ｂ１８に転送するというＤＭＡ転送が実行される。そ
して、同時に、ＤＭＡＣ１からＣＰＵ１４に入力される
ＤＭＡ割込み要求信号１０５が活性化されて、ＣＰＵ１
４に対してＤＭＡ転送完了が伝達される。

【００３１】上記の処理を繰返して実行することによ
り、ＤＭＡ転送元領域Ａ１５からＤＭＡ転送先領域Ａ１
６に対するＤＭＡ転送と、ＤＭＡ転送元領域Ｂ１７から
ＤＭＡ転送先領域Ｂ１８に対するＤＭＡ転送とを交互に
繰返して実行するＤＭＡ転送が行われる。なお、上述し
たアドレス修飾部６においては、ＭＡＳＲ７に設定され
たビットの値と、アドレス修飾部６に含まれるアドレス
修飾レジスタ１９に設定された値との論理和をとること
により、ＤＭＡ転送先アドレスが生成されているが、上
記のＭＡＳＲ７に設定されたビットの値と、アドレス修
飾部６に含まれるアドレス修飾レジスタ１９に設定され
た値との論理積または排他的論理和をとることによって
ＤＭＡ転送先アドレスが生成しても、同様のＤＭＡ転送
が行われることは云うまてもない。

【００３２】次に、本発明の第２の実施形態について説
明する。本実施形態は、第１の実施形態の場合と同様
に、マイクロコンピュータを用いて形成される情報処理
システムにおいて、データ転送に適用される場合のデー
タ転送制御装置（ＤＭＡＣ）例であり、当該情報処理シ
ステムの構成内容は、図１に示される第１の実施形態の
場合と全く同様である。本実施形態が第１の実施形態と
異なる点は、図１におけるアドレス修飾部６の内部構成
の差異にあり、当該内部構成の概念図が、図４に示され
る。従って、第１の実施形態との動作説明の重複を避け
るために、以下においては、アドレス修飾部６の内部構
成の差異による動作に主眼をおいて、本実施形態の動作
について説明するものとする。

【００３３】図４は、上述のように、本実施形態におけ
るアドレス修飾部６の構成概念図である。図４において
は、前述の図３の場合と同様に、本実施形態におけるア
ドレス修飾部６の動作機能に直接関連する部分のみが抽
出されて概念的に示されており、その構成要素の全てが
示されてはいない。例えば、図４においては、アドレス
修飾部６内には、２ビットからなるアドレス・ビット・
セレクト・レジスタ（以下、ＡＳＬと云う）２３と、Ａ
ＭＤ２４と、インバータ２５および２６と、ＡＮＤゲー
ト２７、２８、２９および３０と、ＯＲゲート３１、３
２、３３および３４がが設けられており、１例として、
２４ビットからなるＭＡＳＲ７のＤＭＡ転送元アドレス
１１１をアドレス修飾部６により修飾して、２４ビット
のＤＭＡ転送先アドレス１１２を生成する場合が概念的
に示されている。以下に、図４を参照して、ＤＭＡ転送
元アドレス１１１を修飾して、ＤＭＡ転送先アドレス１
１２を生成する場合のアドレス修飾部６の動作について
説明する。

【００３４】図４に示されるように、ＡＳＬ２３には
“０１”が設定されており、ＡＭＤ２４には“１１”が
設定されているものとする。ＡＳＬ２３におけるビット
１の値“０”は、インバータ２５により反転されて、そ
の出力値“１”がＡＮＤゲート２７に入力されるととも
に、直接ＡＮＤゲート２８にも入力される。ＡＮＤゲー
ト２７に対しては、ＡＭＤ２４におけるビット１の値
“１”も入力されており、インバータ２５の出力値
“１”との論理積による出力値“１”が出力されて、Ｏ
Ｒゲート３１に入力される。ＯＲゲート３１に対して
は、ＤＭＡ転送元アドレス１１１のビット２０の値
“０”も入力されており、ＡＮＤゲート２７の出力値
“１”との論理和がとられて、その出力値“１”がＤＭ
Ａ転送先アドレス１１２における２０ビットの値として
出力される。また、ＡＮＤゲート２８に対しては、上述
のように、ＡＳＬ２３におけるビット１の値“０”とと
もに、ＡＭＤ２４におけるビット１の値“１”も入力さ
れており、これらの論理積による出力値“０”が出力さ
れて、ＯＲゲート３２に入力される。ＯＲゲート３２に
対しては、ＤＭＡ転送元アドレス１１１のビット１６の
値“０”も入力されており、ＡＮＤゲート２８の出力値
“０”との論理和がとられて、その出力値“０”がＤＭ
Ａ転送先アドレス１１２における１６ビットの値として
出力される。

【００３５】同様に、ＡＳＬ２３におけるビット２の値
“１”は、インバータ２６により反転されて、その出力
値“０”がＡＮＤゲート２９に入力されるとともに、直
接ＡＮＤゲート３０にも入力される。ＡＮＤゲート２９
に対しては、ＡＭＤ２４におけるビット０の値“１”も
入力されており、インバータ２６の出力値“０”との論
理積による出力値“０”が出力されて、ＯＲゲート３３
に入力される。ＯＲゲート３３に対しては、ＤＭＡ転送
元アドレス１１１のビット１２の値“０”も入力されて
おり、ＡＮＤゲート２９の出力値“０”との論理和がと
られて、その出力値“０”がＤＭＡ転送先アドレス１１
２における１２ビットの値として出力される。また、Ａ
ＮＤゲート３０に対しては、上述のように、ＡＳＬ２３
におけるビット０の値“１”とともに、ＡＭＤ２４にお
けるビット０の値“１”も入力されており、これらの論
理積による出力値“１”が出力されて、ＯＲゲート３４
に入力される。ＯＲゲート３４に対しては、ＤＭＡ転送
元アドレス１１１のビット８の値“０”も入力されてお
り、ＡＮＤゲート３０の出力値“１”との論理和がとら
れて、その出力値“１”がＤＭＡ転送先アドレス１１２
における８ビットの値として出力される。

【００３６】このように、ＡＳＬ２３におけるビット１
の値により、ＡＭＤ２４におけるビット１の値により修
飾されるビットの値が、ＭＡＳＲ７のＤＭＡ転送元アド
レス１１１におけるビット２０とビット１６の値がら選
択され、また、ＡＳＬ２３におけるビット０の値によ
り、ＡＭＤ２４におけるビット０の値により修飾される
ビットの値が、ＭＡＳＲ７のＤＭＡ転送元アドレス１１
１におけるビット１２とビット８の値がら選択される。
ＡＳＬ２３により選択されたビットの値が、ＡＭＤ２４
のビットの値により修飾されて、ＤＭＡ転送先アドレス
１１２の対応するビットの値が生成される。また、ビッ
ト２０とビット１６、ビット１２とビット８の内で選択
されなかったビット、およびビット２０、１６、１２お
よび８以外のビットについいては、ＭＡＳＲ７の値がそ
のままＤＭＡ転送先アドレス１１２の対応ビットの値と
して生成される。なお、第１の実施形態においては、Ｄ
ＭＡ転送開始時およびＤＭＡ終了割込み時におけるＣＰ
Ｕ１４における処理として、ＡＭＤ２４に対する設定が
行われているが（図５（ａ）におけるステップ５３、お
よび図５（ｂ）におけるステップ６２参照）、本実施形
態においては、ＣＰＵ１４における処理内容としては、
ＡＭＤ２４およびＡＳＬ２３における設定が行われる。

【００３７】上述のようにして、ＡＭＤ２４に“１”を
設定し、ＡＳＬ２３において選択されるＤＭＡ転送元ア
ドレス１１１のビットを“０”に設定しておけば、ＤＭ
Ａ転送先アドレス１１２は、アドレス修飾部により自動
的に生成される。また、本実施形態においては、ＡＭＤ
２４により修飾されるビットを、ＡＳＬ２３により選択
することができるために、ＤＭＡ転送対象とする領域
を、より自由なメモリ領域に割付けることが可能になる
という利点がある。

【００３８】

【発明の効果】以上説明したように、本発明は、マイク
ロコンピュータを含む情報処理システムにおいて、ＤＭ
Ａデータ転送用として適用されて、ＤＭＡ転送元アドレ
スからＤＭＡ転送先アドレスを生成するための簡易なア
ドレス修飾手段を設けることにより、ＤＭＡ転送先アド
レスを自動的に生成することが可能となり、これによ
り、従来においては必要とされているＤＭＡ転送先アド
レスを格納するためのレジスタ、および次のＤＭＡ転送
先アドレスを格納するためのレジスタ等を削除すること
により回路規模を縮小することができるという効果があ
る。特に他の周辺装置を備えるシングルチップ・マイク
ロコンピュータにおいては、ＤＭＡ転送制御手段による
占有面積が最小限に抑制されるために、半導体チップの
所要面積を縮小することができるという効果がある。

【００３９】更に、従来は、ＣＰＵにおける初期設定処
理、およびＤＭＡ転送終了時に発生する割込み処理にお
いて、ＤＭＡ転送先アドレスの設定、および次のＤＭＡ
転送先アドレスの設定に対応して、それぞれ２〜３命令
を実行する必要があったのに対比して、ＤＭＡ転送元ア
ドレスを修飾するレジスタ、および第２の実施形態に見
られるように、ＤＭＡ転送元アドレスの修飾されたビッ
トを選択するレジスタに対する設定の１命令のみの実行
で済むために、プログラム容量の縮小化を図ることがで
きるという効果があるとともに、ＤＭＡ転送に関するＣ
ＰＵの設定処理時間が短縮されるために、ＣＰＵ本来の
処理を効率よく高速に実行することができるという効果
がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の構成を示すブロック
図である。

【図２】本実施形態が適用される情報処理システムの構
成を示すブロック図である。

【図３】第１の実施形態におけるアドレス修飾部の構成
概念図である。

【図４】第２の実施形態におけるアドレス修飾部の構成
概念図である。

【図５】本発明の実施形態におけるＣＰＵの処理フロー
を示す図である。

【図６】従来の実施形態の構成を示すブロック図であ
る。

【図７】従来の実施形態におけるＣＰＵの処理フローを
示す図である。

【符号の説明】

１ ＤＭＡＣ ２ ＤＭＡ実行制御部 ３ デクリメンタ ４、５ ＴＣ ６ アドレス修飾部 ７、８ ＭＡＳＲ ９ データ・ラッチ １０ アドレス更新部 １１ マイクロコンピュータ １２ メモリ １３ 周辺装置 １４ ＣＰＵ １５ ＤＭＡ転送元領域Ａ １６ ＤＭＡ転送先領域Ａ １７ ＤＭＡ転送元領域Ｂ １８ ＤＭＡ転送先領域Ｂ １９、２４ ＡＭＤ ２０〜２２、３１〜３４ ＯＲゲート ２３ ＡＳＬ ２５、２６ インバータ ２７〜３０ ＡＮＤゲート ３１、３２ ＭＤＡＲ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ダイレクト・メモリ・アクセス（ＤＭ
   Ａ）方式により、メモリ間におけるＤＭＡデータ転送を
   制御するデータ転送制御装置において、 所定のＤＭＡ転送領域に対するＤＭＡデータ転送回数の
   値を格納する転送回数記憶手段と、 ＤＭＡデータ転送を実行する度ごとに、前記転送回数記
   憶手段に格納されている前記実行回数の値を更新する転
   送回数更新手段と、 所定のＤＭＡ転送元領域のアドレスをアドレス情報とし
   て格納するアドレス記憶手段と、 ＤＭＡデータ転送を実行する度ごとに、前記アドレス記
   憶手段に格納されているアドレス情報の値を更新するア
   ドレス更新手段と、 前記アドレス記憶手段に格納されている前記アドレス情
   報をビット修飾して出力するアドレス修飾手段と、 ＤＭＡデータ転送の実行時に、前記アドレス記憶手段に
   格納されているアドレス情報と、前記アドレス修飾手段
   によりビット修飾されて出力されるアドレス情報とを入
   力して、時系列的に交互に切替えて出力するアドレス情
   報切替手段と、 を少なくとも備えて構成されることを特徴とするデータ
   転送制御装置。
2. 【請求項２】 前記アドレス修飾手段が、所定ビット数
   の修飾用ビットを格納するアドレス修飾レジスタと、 前記アドレス記憶手段に格納されているＤＭＡ転送元領
   域のアドレスの各ビットの値と、これらの各ビットに対
   応して前記アドレス修飾レジスタより出力される修飾ビ
   ットの値とを入力して、それぞれ論理和をとって出力す
   る複数のＯＲゲートと、 を少なくとも備えて構成される請求項１記載のデータ転
   送制御装置。
3. 【請求項３】 前記アドレス修飾手段が、所定ビット数
   の修飾用ビットを格納する第１および第２のアドレス修
   飾レジスタと、 前記第１のアドレス修飾レジスタの各ビットの値を反転
   して出力する複数のインバータと、 前記複数のインバータの反転出力値と、前記第２のアド
   レス修飾レジスタの対応するビットの値との論理積をと
   って出力する複数の第１のＡＮＤゲート群と、 前記第１のアドレス修飾レジスタの各ビットの値と、前
   記第２のアドレス修飾レジスタの対応するビットの値と
   の論理積をとって出力する複数の第２のＡＮＤゲート群
   と、 前記アドレス記憶手段に格納されているＤＭＡ転送元領
   域のアドレスの各ビットの値と、これらの各ビットに対
   応して前記複数の第１および第２のＡＮＤゲート群の出
   力値とを入力して、それぞれ論理和をとって出力する複
   数のＯＲゲートと、 を少なくとも備えて構成される請求項１記載のデータ転
   送制御装置。
4. 【請求項４】 ダイレクト・メモリ・アクセス（ＤＭ
   Ａ）方式により、メモリ間におけるＤＭＡデータ転送を
   制御するデータ転送制御装置において、 所定のＤＭＡ転送領域に対するＤＭＡデータ転送回数の
   値を格納する第１の転送回数記憶手段と、 ＤＭＡデータ転送を実行する度ごとに、前記第１の転送
   回数記憶手段に格納されている前記実行回数の値を更新
   する転送回数更新手段と、 前記ＤＭＡ転送領域の次のＤＭＡ転送領域に対するＤＭ
   Ａ転送回数の値を格納する第２の転送回数記憶手段と、 所定のＤＭＡ転送元領域のアドレスをアドレス情報とし
   て格納する第１のアドレス記憶手段と、 ＤＭＡデータ転送を実行する度ごとに、前記第１のアド
   レス記憶手段に格納されているアドレス情報の値を更新
   するアドレス更新手段と、 前記ＤＭＡ転送元領域の次のＤＭＡ転送元領域のアドレ
   スをアドレス情報として格納する第２のアドレス記憶手
   段と、 前記第１のアドレス記憶手段に格納されている前記アド
   レス情報をビット修飾して出力するアドレス修飾手段
   と、 ＤＭＡデータ転送の実行時に、前記第１のアドレス記憶
   手段に格納されているアドレス情報と、前記アドレス修
   飾手段によりビット修飾されて出力されるアドレス情報
   とを入力して、時系列的に交互に切替えて出力するアド
   レス情報切替手段と、 を少なくとも備えて構成されることを特徴とするデータ
   転送制御装置。
5. 【請求項５】 前記アドレス修飾手段が、所定ビット数
   の修飾用ビットを格納するアドレス修飾レジスタと、 前記第１のアドレス記憶手段に格納されているＤＭＡ転
   送元領域のアドレスの各ビットの値と、これらの各ビッ
   トに対応して前記アドレス修飾レジスタより出力される
   修飾ビットの値とを入力して、それぞれ論理和をとって
   出力する複数のＯＲゲートと、 を少なくとも備えて構成される請求項４記載のデータ転
   送制御装置。
6. 【請求項６】 前記アドレス修飾手段が、所定ビット数
   の修飾用ビットを格納する第１および第２のアドレス修
   飾レジスタと、 前記第１のアドレス修飾レジスタの各ビットの値を反転
   して出力する複数のインバータと、 前記複数のインバータの反転出力値と、前記第２のアド
   レス修飾レジスタの対応するビットの値との論理積をと
   って出力する複数の第１のＡＮＤゲート群と、 前記第１のアドレス修飾レジスタの各ビットの値と、前
   記第２のアドレス修飾レジスタの対応するビットの値と
   の論理積をとって出力する複数の第２のＡＮＤゲート群
   と、 前記第１のアドレス記憶手段に格納されているＤＭＡ転
   送元領域のアドレスの各ビットの値と、これらの各ビッ
   トに対応して前記複数の第１および第２のＡＮＤゲート
   群の出力値とを入力して、それぞれ論理和をとって出力
   する複数のＯＲゲートと、 を少なくとも備えて構成される請求項４記載のデータ転
   送制御装置。