JPH052553A - メモリ制御システム - Google Patents

Abstract

(57)【要約】 【構成】 このシステムは、プロセッサ１０の出力する
現アドレス信号と次アドレス信号との間に一定の関係が
あるような場合、その関係を識別信号10-2により認識
し、メモリコントローラ２０が現アドレス信号をもとに
して、次アドレス信号を生成してしまう。このために、
メモリコントローラ２０の中には、識別信号10-2に基づ
き所定のアドレス発生手順を選択する回路が設けられ
る。 【効果】 次アドレス信号をメモリコントローラ２０に
おいて生成し、メモリアクセスを行うと、プロセッサ１
０から入力する次アドレス信号に先行してメモリアクセ
スが可能となり、プロセッサ１０とメモリコントローラ
２０との間の通信時間を節約し、高速アクセスが可能と
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサが高速にメ
モリアクセスを行うために使用されるメモリ制御システ
ムに関する。

【０００２】

【従来の技術】情報処理装置においては、プロセッサが
メモリに格納されたプログラムやデータをアクセスし、
所定の手順で各種の処理を実行する。図２に、このよう
なメモリアクセスに使用される従来一般のメモリ制御シ
ステムブロック図を示す。

【０００３】図のシステムは、プロセッサ１と、メモリ
コントローラ２と、メモリ３から構成される。これら
は、相互にアドレスバス及びデータバスからなるバスラ
インを介して接続されている。これらのシステムにおい
て、プロセッサ１がメモリ３をアクセスするために、ア
ドレス信号１−１及びリードライト制御信号１−２を出
力すると、メモリコントローラ２は、読み出し／書き込
みイネーブル信号２−２を生成し、アドレス信号２−１
と共にメモリ３に向け出力する。メモリ３は、このよう
なメモリコントローラ２の制御によりメモリデータ３−
１を出力し、プロセッサ１がこれを読み取る。また、書
き込み動作の場合には、プロセッサ１から出力されたメ
モリデータ３−１がメモリ３に書き込まれる。このよう
なメモリサイクルが終了すると、メモリコントローラ２
からサイクル終了信号２−３が出力される。プロセッサ
１がこのサイクル終了信号２−３を受け入れると、再び
プロセッサ１は次のアドレス信号１−１をメモリコント
ローラ２に出力し、新たなメモリアクセスを実行する。

【０００４】図３に、上記のような従来システムの動作
タイムチャートを示す。図３（ａ）は、プロセッサの出
力するアドレス信号１−１を示し、（ｂ）はメモリコン
トローラの出力するアドレス信号２−１を示し、（ｃ）
はメモリデータ３−１、（ｄ）はサイクル終了信号２−
３を示している。図の横軸は時間を示す。図において、
時刻ｔ１にプロセッサ１がアドレス信号Ｎを出力する
と、メモリコントローラ２は、時刻ｔ２に同一内容のア
ドレス信号Ｎをメモリに向けて出力する。メモリ３は、
このアドレス信号を受け入れて時刻ｔ３にメモリデータ
３−１を出力する。そのメモリデータ３−１は、時刻ｔ
４にプロセッサ１に読み取られる。そして、このメモリ
データの読み取りが終了すると、メモリコントローラ２
から出力されるサイクル終了信号２−３が無効となる。
このサイクル終了信号２−３は、ロウレベルの時有効と
なる信号として表示されている。

【０００５】プロセッサ１は、このサイクル終了信号２
−３の有効期間中にメモリデータ３−１を読み取ると、
その後、新たな次アドレスＭを時刻ｔ５以降に発生す
る。なお、この次アドレスＭは時刻ｔ６にメモリコント
ローラ２に受け入れられ、メモリコントローラ２は、時
刻ｔ７に次アドレスＭをメモリ３に向け出力する。以下
同様の動作を繰り返してメモリアクセスが実行される。

【０００６】

【発明が解決しようとする課題】ところで、上記図２及
び図３で説明した従来のメモリ制御システムにおいて
は、メモリ３をアクセスするためのアドレス信号をすべ
てプロセッサ１が生成し、メモリコントローラ２は、こ
れを読み出し／書き込みイネーブル信号２−２とともに
所定のタイミングでメモリ３に向け出力するだけであっ
た。従って、現アドレス信号を使用したアクセス終了
後、次アドレス信号が再びメモリ３に入力するまでの
間、プロセッサ１とメモリコントローラ２との間のアド
レス信号の送受信が必要となり、メモリの高速アクセス
を妨げる原因となっていた。従来良く知られたダイレク
トメモリアクセスコントローラでは、メモリ３の連続し
たアドレスに大量のデータが格納されてこれを読み出す
ような場合には、アドレスカウンタを用いてそのアドレ
スを自動発生するといった方式も広く採用されている。
しかしながら、各種演算処理の際にプロセッサ１が出力
するアドレスは通常とびとびであって、アドレスカウン
タを使用することは難しい。また、読み出されたデータ
をただちにプロセッサが処理するようなシステムには適
さない。本発明は、以上の点に着目してなされたもの
で、上記のようなメモリ制御のための時間を短縮し、高
速アクセスを可能としたメモリ制御システムを提供する
ことを目的とするものである。

【０００７】

【課題を解決するための手段】本発明のメモリ制御シス
テムは、プロセッサからアドレス発生手順を指定する識
別信号を受け入れ、プロセッサから入力するメモリアク
セスのための現アドレス信号をもとにして前記識別信号
により指定された手順で次アドレス信号を生成し、プロ
セッサからの次アドレス信号の入力に先行してメモリア
クセスを実行するメモリコントローラを設けたことを特
徴とするものである。

【０００８】

【作用】このシステムは、プロセッサ１０の出力する現
アドレス信号と次アドレス信号との間に一定の関係があ
るような場合、その関係を識別信号10-2により認識し、
メモリコントローラ２０が現アドレス信号をもとにし
て、次アドレス信号を生成してしまう。このために、メ
モリコントローラ２０の中には、識別信号10-2に基づき
所定のアドレス発生手順を選択する回路が設けられる。
こうして次アドレス信号をメモリコントローラ２０にお
いて生成し、メモリアクセスを行うとプロセッサ１０か
ら入力する次アドレス信号に先行してメモリアクセスが
可能となり、プロセッサ１０とメモリコントローラ２０
との間の通信時間を節約し、高速アクセスが可能とな
る。

【０００９】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明のメモリ制御システム実施例を
示すブロック図である。図のシステムは、プロセッサ１
０とメモリコントローラ２０とメモリ３０を備えてい
る。図のプロセッサ１０とメモリ３０は、図２において
説明した従来のプロセッサやメモリと何ら変わるところ
はない。ここで、本発明のシステムのメモリコントロー
ラ２０は、入力アドレスレジスタ２１と、アドレス生成
制御回路２２と、出力アドレスレジスタ２３を備えてい
る。なお、メモリコントローラ２０にはこの他に、プロ
セッサ１０から入力する図示しないリードライト制御信
号に基づいて、読み出し／書き込みイネーブル信号を生
成するための回路や、プロセッサ１０に対しサイクル終
了信号20-3を出力するための回路が含まれるが、ここで
はその回路は従来技術と全く同様のため、図示を省略し
た。

【００１０】入力アドレスレジスタ２１は、プロセッサ
１０から入力するアドレス信号を一時格納するためのレ
ジスタである。また、出力アドレスレジスタ２３は、メ
モリ３０をアクセスするために出力されるアドレス信号
20-1を、一時格納しておくためのレジスタである。アド
レス生成制御回路２２には、選択制御回路２４とアドレ
ス信号処理のための回路25-0〜25-3と、セレクタ２６が
設けられている。選択制御回路２４は、プロセッサ１０
から入力する識別信号10-2を受け入れる回路である。こ
の識別信号10-2は、プロセッサから入力するアドレス発
生手順を指定するための信号である。

【００１１】通常、プロセッサ１０は、メモリアクセス
のために任意のアドレス信号を出力する。しかしなが
ら、高速アクセスのためには、現アドレス信号と次アド
レス信号の内容は、できるだけ近いことが好ましい。例
えば、アドレス信号が８ビットで構成される場合、その
うち１ビットのみが反転する信号が次アドレス信号であ
るならば、アドレス発生のための処理が容易かつ高速に
なる。また、一般にダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）は、メモリアクセスのためのアドレス信
号の上位ビットが一定であるほど高速アクセスが可能と
なる。このため、従来よりプロセッサ１０自体が、アド
レス信号の最下位ビットのみを反転するアドレス信号を
次アドレス信号としたり、下位２ビットの信号をそれぞ
れ反転するアドレス信号を次アドレス信号に続く信号と
する動作を行っている。識別信号10-2は、このようなア
ドレス信号発生手順を、プロセッサ１０からメモリコン
トローラ２０に伝達するために使用される。

【００１２】アドレス生成制御回路２２の各種処理回路
25-0から25-3 は、そのような手順に従って、例えば入
力アドレスレジスタ２１に格納されたアドレス信号の一
部を反転し、セレクタ２６に向け出力する回路である。
例えば、回路25-0は、入力アドレスレジスタ２１に格納
されたアドレス信号をそのままセレクタ２６に向け出力
する回路である。また、Ａ反転回路25-1は、入力アドレ
スレジスタ２１の最下位１ビットを反転して、セレクタ
２６に向け出力する回路である。また、反転回路25-2
は、入力アドレスレジスタ２１に入力されたアドレス信
号の下から２番目のビットを反転し、セレクタ２６に向
け出力する回路である。さらに、Ｃ反転回路25-3は、下
位２ビットを反転してセレクタ２６に向け出力する回路
である。セレクタ２６は、このような４つの回路の出力
信号の何れかを選択して、出力アドレスレジスタ２３に
向け出力する回路である。選択制御回路２４は、識別信
号10-2の指定する手順に合致した信号を、セレクタ２６
が選択するように制御する回路である。

【００１３】図４に、上記のような反転回路例結線図を
示す。この回路は、例えば、図１に示したＡ反転回路25
-1の一部を示し、入力アドレス信号４１の最下位ビット
をインバータ４２により反転し、出力アドレス信号４３
とするよう構成された回路である。その他のビットは、
そのまま出力アドレス信号４３とされる。図１に示した
他の反転回路も同様の原理で構成される。

【００１４】図５に、本発明のメモリ制御システム動作
説明図を示す。図は、識別信号の内容に応じてメモリコ
ントローラ２０の出力する現アドレス信号と次アドレス
信号の下位４ビットを比較して示したものである。ま
ず、識別信号は、例えば、２ビットの制御信号からなる
ものとする。ここで、識別信号の内容が“００”の場
合、反転なしということで、入力アドレスレジスタ２１
に入力した現アドレス信号が、セレクタ２６を介して出
力アドレスレジスタ２３にそのまま出力されることにな
る。これは、従来通りのメモリアクセス方法であり、プ
ロセッサ１０が出力する現アドレス信号により、メモリ
３０がアクセスされることになる。なお、この現アドレ
ス信号の下位ビットを図のように例えば、“1011”とす
る。

【００１５】次に、プロセッサ１０から出力される識別
信号の内容が“０１”である場合には、下位１ビット反
転処理を行う。現アドレス信号が入力アドレスレジスタ
２１に入力し、それとほぼ同時に識別信号が選択制御回
路２４に入力すると、まず、現アドレス信号によりメモ
リ３０がアクセスされた後、選択制御回路２４は、セレ
クタ２６を制御し、現アドレス信号の最下位ビットを反
転した次アドレス信号を出力アドレスレジスタ２３に格
納させる。そして、その後プロセッサ１０から入力する
次アドレス信号の入力を待たず、これに先行して次アド
レス信号をメモリ３０に向け出力する。

【００１６】次に、識別信号の内容が“１０”であった
場合には、下位２ビットが反転される３種類の次アドレ
ス信号が生成される。即ち、選択制御回路２４に、この
ような識別信号が入力すると、まず、現アドレス信号で
メモリ３０をアクセスした後、初めに最下位ビットが反
転されて出力アドレスレジスタ２３に格納される。そし
て、下位４ビットが“1010”というアドレス信号でメモ
リ３０のアクセスが行われる。これは、プロセッサ１０
から入力する次アドレス信号の入力を待たずに行われる
ことは先に説明した通りである。そしてさらに、今度は
Ｂ反転回路25-2の出力が選択され、下から２番目のビッ
トを反転したアドレス信号即ち、下位４ビットが“100
1”のアドレス信号がメモリアクセス３０に使用され
る。そして、最後にＣ反転回路25-3の出力が選択され、
下位２ビットが反転した下位４ビット“1000”のアドレ
ス信号がメモリ３０のアクセスに使用される。メモリコ
ントローラ２０は、このように識別信号の内容が“１
０”であった場合には、当初入力した現アドレス信号に
続いて、３種類のアドレス信号を自主的に生成し、都合
４回連続してメモリ３０のアクセスを行う。この間、プ
ロセッサ１０が生成した同一内容の次アドレス信号は使
用されない。

【００１７】図６に、上記のような本発明のシステムの
動作タイムチャートを示す。図６（ａ）は、プロセッサ
の出力するアドレス信号10-1を示す。また（ｂ）は、メ
モリコントローラの出力するアドレス信号20-1を示す。
さらに、（ｃ）は、メモリデータ30-1を、（ｄ）は、サ
イクル終了信号20-3を示している。

【００１８】図の時刻ｔ１に、プロセッサ１０が現アド
レス信号Ｎを出力すると、時刻ｔ２にメモリコントロー
ラ２０がそのアドレス信号Ｎを、メモリ３０に向け出力
する。こうして、時刻ｔ３にメモリデータ30-1が出力さ
れ、時刻ｔ４にそのデータがプロセッサ１０に読み取ら
れる。この時点までの動作は、従来の図３に示した動作
と同様であるが、この時刻ｔ４においては、すでにメモ
リコントローラ２０が次アドレスＭを生成し、時刻ｔ５
でその信号をメモリ３０に向け出力する。

【００１９】従って、その後プロセッサ１０が次アドレ
スＭを発生しても、これは無視される。メモリ３０から
は、この次アドレスＭに従ってメモリデータ３０の読み
出しが行われる。即ち、時刻ｔ７にプロセッサ１０によ
りそのデータの読み取りが行われる。こうして、サイク
ル終了信号20-3により、メモリサイクルの終了がプロセ
ッサ１０に通知されると、プロセッサ１０はこれを認識
し、その時点で新たに次のアドレス信号を出力する。こ
の時、図５に示した下位１ビット反転という処理の場合
には、メモリコントローラ２０は、プロセッサ１０の出
力する新たなアドレス信号をもとに次のメモリアクセス
を実行する。しかしながら、図５に示した下位２ビット
反転という処理を実行中の場合、さらにプロセッサの出
力するアドレス信号は無視され、メモリコントローラ自
体の発生する残りの２種のアドレス信号に基づいてメモ
リアクセスが繰り返される。

【００２０】図３のタイムチャートと図６のタイムチャ
ートを比較して分かるように、本発明のシステムによれ
ば、メモリコントローラが自主的にアドレス信号を発生
する場合、プロセッサとメモリコントローラの間の通信
が省略されるので、メモリアクセスのためのサイクル
が、十分短縮化され高速アクセスが可能となる。本発明
は以上の実施例に限定されない。プロセッサ１０の出力
するアドレス信号に上記のような簡単な一定の規則性が
ある場合、識別信号10-2によってそのアドレス発生手順
をメモリコントローラ２０に通知すれば、何れの場合も
上記と同様の手順でメモリコントローラ２０が自主的に
次アドレス信号を生成し、高速アクセスが可能となる。
従って、アドレス生成制御回路２２の構成や、その内容
はそれぞれ任意に選定して差し支えない。もちろん、こ
れに合わせて識別信号のビット数や内容を自由に変更し
て差し支えない。

【００２１】

【発明の効果】以上説明した本発明のメモリ制御システ
ムは、プロセッサからアドレス発生手順を指定する識別
信号を受け入れて、プロセッサから入力するメモリアク
セスのための現アドレス信号をもとにして、メモリコン
トローラが新たな次アドレス信号を自主的に生成し、メ
モリアクセスを先行するようにしたので、全てのアドレ
ス信号をプロセッサが生成し、これを用いてメモリアク
セスを行う場合に比べて、プロセッサとメモリコントロ
ーラとの間の通信時間が節約され、高速アクセスが可能
となる。

【図面の簡単な説明】

【図１】本発明のメモリ制御システム実施例を示すブロ
ック図である。

【図２】従来一般のメモリ制御システムブロック図であ
る。

【図３】従来システムの動作タイムチャートである。

【図４】反転回路例結線図である。

【図５】本発明のメモリ制御システム動作説明図であ
る。

【図６】本発明のシステムの動作タイムチャートであ
る。

【符号の説明】

１０ プロセッサ ２０ メモリコントローラ ２１ 入力アドレスレジスタ ２２ アドレス生成制御回路 ２３ 出力アドレスレジスタ ３０ メモリ

Claims (1)

1. 【特許請求の範囲】 【請求項１】 プロセッサからアドレス発生手順を指定
   する識別信号を受け入れ、プロセッサから入力するメモ
   リアクセスのための現アドレス信号をもとにして前記識
   別信号により指定された手順で次アドレス信号を生成
   し、プロセッサからの次アドレス信号の入力に先行して
   メモリアクセスを実行するメモリコントローラを設けた
   ことを特徴とするメモリ制御システム。