JPH0375944A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に情報処理装置におけ
るメモリアクセス制御方式に関する。

従来技術 従来、情報処理装置においては、メモリを複数のバンク
に分け、１個のメモリ制御回路またはバンクと同じ数の
メモリ制御回路により、バンク単位にメモリアクセスの
制御を行う方法がとられている。

上記のようなメモリアクセス制御方式においては、メモ
リ制御回路が１個しかない場合、１個のメモリ制御回路
が１個のバンクしかアクティブにてきないため、現在ア
クセスされているバンク（アクティブになっているバン
ク）とは異なるバンクへのアクセスが生じた時に、その
バンクをインアクティブからアクティブにするための時
間が常に必要となる。

また、メモリ制御回路がバンクと同じ数だけある場合に
は、現在アクセスされているバンク以外の全てのバンク
もアクティブにしておけるため、メモリアクセス時間を
短縮することはできるが、メモリ制御回路をバンクと同
じ数たけ有しているので、装置自体が高価で、大型なも
のになってしまう。

すなわち、上述の情報処理装置のメモリアクセス制御方
式においては、メモリ制御回路が１゜個しかない場合、
アクセスされているバンクとは異なるバンクへのアクセ
スが生じた時に、インアクティブになっているバンクを
アクティブにする必要があり、メモリアクセスに時間が
かかるという欠点がある。

また、メモリ制御回路がバンクと同し数たけある場合、
メモリアクセス時間を短縮することはできるが、メモリ
制御回路をバンクと同じ数だけ用意しなければならない
ためにコストがかかり、装置自体のサイズも大きくなる
という欠点がある。

発明の目的 木発明は上記のような従来のものの欠点を除去すべくな
されたもので、低コスｉ・て、装置を大型化することな
く、メモリアクセスを高速化することができる情報処理
装置の提供を川向とする。

発明の構成 木発明による情報処理装置は、複数のバンクに分割され
たメモリと、前記複数のバンク各々へのアクセスを制御
し、前記複数のバンクよりも少数の制御手段とを有し、
前記制御手段のうち一つにより前記複数のバンクのうち
一つへのアクセスか制御されているとき、他の制御手段
により該バンクの次にアクセスされる次バンクをアクテ
ィブとするようにしたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

ｒ８１図は本発明の一実施例を示すブロック図である。

図において、演算処理装置１はメモリｌ、す御回路２〜
４に夫々接続され、アドレス信号や、メモリ制御信号等
の出力を行う。

調停回路５は演算処理装置１と、メモリ制御回路２〜４
とに接続され、演算処理装置１からのメモリ制御信号を
人力として、メモリ制御のための調停を行い、制御信号
をメモリ制御回路２〜４に夫々出力する。

メモリ制御回路２〜４は各々アドレスデコーダ２１．３
］、、４１と、シーケンサ２２，３２．４２と、ＲＡ　
Ｓ−ＣＡ　Ｓ　（Ｒｏｗ　ＡｄｄｒｅｓｓＳｉｇｎａｌ
　・Ｃ。

ｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｉｇｎａｌ）生成回路２３
，３３．４３とを含んで構成される。

アドレスデコーダ２１，３］、、４］は演算処理装置１
と接続され、アドレス信号の変換を行う回路である。

シーケンサ２２，３２．４２は演算処理装置１と調停回
路５とアドレスデコーダ２Ｌ３１．４１とに夫々接続さ
れ、演算処理装置］からのメモリ制御信号と、調停回路
５からの制御信号と、アドレスデコーダ２１，３］、、
４１で変換されたアドレス信号とを人力として、ＲＡＳ
　−ＣＡＳタイミングの生成等を行い、ＲＡＳ　−ＣＡ
Ｓ信号を発生ずるための基本信号をＲＡＳ　−ＣＡＳ生
成回路２３．３３．４３に出力する。

ＲＡＳ−ＣＡＳ生戊回路２３，３３．４３はシゲンザ２
２，３２．４２からの基本信号によりＲＡＳ−ＣＡＳ信
号を生成してメモリ６に出力する。

メモリ６は＃Ｏ〜＃５までの６個のパンクロ］〜６６に
分割されており、各々のパンクロ１〜６６は数にバイ１
．　ｌｉ位のページから構成されている。

ここで、バンク＃０の中のあるページをｎページとする
と、ｎページの中の最高位アドレスの次のアドレスから
始まるページ、すなわちｎ　＋１ベージはバンク＃１に
属している。

同様に、ｎ＋２ベージはバンク＃２に属し、バンク＃３
〜＃５の順にページの７トレスが順にＪコ１くなってい
る。

メモリ制御回路２〜４は夫々メモリ６内のパンクロ１〜
６６のうちどのバンクをも制御することがてき、これら
メモリ制御回路２〜４のアドレスデコーダ２１，３１．
４１において変換されたアト１ノス信号がメモリ６に出
力される。

演算処理装置１とメモリ６とはデータバスＬＯＯを通し
て接続されている。

次に、第１図を用いて本発明の一実施例の動作について
説明する。

演算処理装置１はメモリ制御回路２〜４に読取り命令（
または書込み命令）を出力すると同時に、メモリアドレ
スをメモリ制御回路２〜４に供給し、メモリ制御信号を
調停回路５に供給する。

調停回路５は前回のメモリアクセス時にメモリ制御回路
２〜４のうちどのメモリ制御回路がメモリアクセスを制
御したかを記憶しており、前回メモリアクセスを制御し
たメモリ制御回路の次のメモリ制御回路に、たとえば前
回メモリアクセスを制御したのがメモリ制御回路４であ
れば、人力されたメモリアドレスへのアクセスを行うよ
うにメモリ制御回路２に命令する。

このとき、調停回路５はアクセスを行わないメモリ制御
回路、ここではメモリ制御回路３，４にアクセスされる
バンク以外のどのバンクのどのページをアクティブにす
るかを指定する。

すなわち、バンク＃０のｎページがメモリ制御回路２の
制御によりアクセスされたとすると、調停回路５はｎ＋
１ページを有するバンク＃１をアクティブにするようメ
モリ制御回路３に命令し、ｎ＋２ページを有するバンク
＃２をアクティブにするようメモリ制御回路４に命令す
る。

メモリ制御回路２はバンク＃０のｎページに読取り信号
（または書込み信号）と、アドレス信号とを出力し、メ
モリ制御回路３はバンク＃１をアクティブにし、メモリ
制御回路４はバンク＃２をアクティブにする。

読取り命令の場合には、ｎページの指定されたアドレス
に格納されたデータがデータバス１００を通して演算処
理装置１へ転送され、書込み命令の場合には、演算処理
装置１から出力されたデータがデータバス１００を通し
てメモリ６へ転送され、該データがｎページの指定され
たアドレスに格納される。

次に、ｎ＋ｉページに対してアクセスがあった場合には
、調停回路５はメモリ制御回路３にメモリアクセスの制
御を行うよう命令し、バンク＃２をアクティブにするよ
うメモリ制御回路４に命令し、バンク＃３をアクティブ
にするようメモリ制御回路２に命令する。

このように、メモリ６のバンク＃０〜＃５の数より少な
い複数のメモリ制御回路２〜４を用意し、アクセスされ
ているバンク以外のバンクで、次にアクセスされる可能
性の高いバンクをアクティブにするようメモリ制御回路
２〜４によって制御することにより、メモリアクセス時
にインアクティブとなっているバンクをアクティブにす
る時間を削減することができる。

よって、メモリ制御回路２〜４をバンク各々に対応して
設ける必要がなくなるので、低コス！・で、装置自体を
大型化することなく、メモリアクセスを高速化すること
ができる。

尚、本発明の一実施例はバンク＃０〜＃５やメモリ制御
回路２〜４の数によって制限されたり、ページ化インタ
リーブか否かによって制限されるものではなく、これに
限定されない。

発明の詳細 な説明したように本発明によれば、メモリを構成する複
数のバンクよりも少数のメモリ制御回路を設け、これら
メモリ制御回路により、現在アクセス中のバンクの次に
アクセスされる可能性の高いバンクをアクティブとする
ようにすることによって、低コストで、装置を大型化す
ることなく、メモリアクセスを高速化することかできる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 ２〜４・・・・・・メモリ制御回路 ５・・・・・・調停回路 ６・・・・・・メモリ ２１．３１．．４１・・・・・アドレスデコーダ２２．
３２．４２・・・・・・シーケン１ノ。 ２３．３３．４３・・・・・ＲＡＳ−ＣＡＳ生成回路６
１〜６６・・・・・・バンク

Claims (1)

【特許請求の範囲】
1. （１）複数のバンクに分割されたメモリと、前記複数の
   バンク各々へのアクセスを制御し、前記複数のバンクよ
   りも少数の制御手段とを有し、前記制御手段のうち一つ
   により前記複数のバンクのうち一つへのアクセスが制御
   されているとき、他の制御手段により該バンクの次にア
   クセスされる次バンクをアクティブとするようにしたこ
   とを特徴とする情報処理装置。