JPH02220153A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖丘圀！ 本発明は情報処理装置に関し、特に情報処理装置におけ
るメモリアクセス制御方式に関する。

良米弦羞 従来、情報処理装置においては、メモリを複数のバンク
に分け、１個のメモリ制御回路またはバンクと同じ数の
メモリ制御回路により、バンク単位にメモリアクセスの
制御を行う方法がとられている。

上記のようなメモリアクセス制御方式においては、メモ
リ制御回路が１個しかない場合には、１個のメモリ制御
回路が１個のバンクしかアクティブにできないため、現
在アクセスされているバンク（アクティブになっている
バンク）とは異なるバンクへのアクセスが生じた時に、
そのバンクをインアクティブからアクティブにするため
の時間が常に必要となる。

また、メモリ制御回路がバンクと同じ数だけある場合に
は、現在アクセスされているバンク以外の全てのバンク
もアクティブにしておけるため、メモリアクセス時間を
短縮することはできるが、メモリ制御回路をバンクと同
じ数だけ有しているので、装置自体が高価で、大型なも
のになってしまう。

すなわち、上述の情報処理装置のメモリアクセス制御方
式においては、メモリ制御回路が１個しかない場合、ア
クセスされているバンクとは異なるバンクへのアクセス
が生じた時に、インアクティブになっているバンクをア
クティブにする必要があり、メモリアクセスに時間がか
かるという欠点がある。

また、メモリ制御回路がバンクと同じ数だけある場合、
メモリアクセス時間を短縮することはできるが、メモリ
制御回路をバンクと同じ数だけ用意しなければならない
ためにコストがかかり、装置自体のサイズも大きくなる
という欠点がある。

１匪立１追 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、低コストで、装置を大型化することなく
、メモリアクセスを高速化することができる情報処理装
置の提供を目的とする。

１肌ゑ旦羞 本発明による情報処理装置は、複数のバンクをグループ
分けした複数のブロックと、前記複数のブロックに対応
して設けられ、前記ブロック内の前記バンクへのアクセ
スを制御する複数の制御手段とを有し、現在アクセス中
のバンクの次にアクセスされる次バンクを含むブロック
に対応する前記制御手段により前記次バンクをアクティ
ブとするようにしたことを特徴とする。

次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である０図
において、演算処理装置１はメモリ制御回路２．３に接
続され、アドレス信号や、メモリ制御信号等の出力を行
う。

調停回路４は演算処理装置１と、メモリ制御回路２．３
とに接続され、演算処理装置１からのアドレス信号を入
力として、メモリアクセス制御のための調停を行い、制
御信号をメモリ制御回路２゜３に夫々出力する。

メモリ制御回路２．３は各々アドレスデコーダ２１．３
１と、シーケンサ２２．３２と、ＲＡＳ−ＣＡ　Ｓ　（
Ｒａｍ　Ａｄｄｒｅｓｓ　５ｉａｎａｌ　・Ｃｏ１ｕｎ
ｎ　ＡｄｄｒｅｓｓＳｉｇｎａｌ）生成回路２３．３３
とを含んで構成される。

アドレスデコーダ２１．３１は演算処理装置１と接続さ
れ、アドレス信号の変換を行う回路である。

シーケンサ２２．３２は演算処理装置１と調停回路４と
アドレスデコーダ２１．３１とに夫々接続され、演算処
理装置１からのメモリ制御信号と、調停回路４からの制
御信号と、アドレスデコーダ２１．３１で変換されたア
ドレス信号とを入力として、ＲＡＳ　−ＣＡＳタイミン
グの生成等を行い、ＲＡＳ−ＣＡＳ信号を発生するため
の基本信号をＲＡＳ　−ＣＡＳ生成回路２３．３３に出
力する。

ＲＡＳ−ＣＡＳ生成回路２３．３３はシーケンサ２２．
３２からの基本信号によりＲＡＳ　−ＣＡＳ信号を生成
してメモリ５に出力する。

メモリ５は＃０〜＃５までの６個のバンク５１〜５６に
分割されている。６個のバンク５１〜５６は２つのブロ
ック５ａ、５ｂに分けられ、バンク＃Ｏ，＃２．＃４は
ブロック５ａに属し、バンク＃１．＃３．＃５はブロッ
ク５ｂに属している。

各々のバンク５１〜５６は数にバイト単位のページから
構成され、バンク＃０の中のあるページをｎページとす
ると、ｎページの中の最高位アドレスの次のアドレスか
ら始まるページ、すなわちｎ＋１ページはバンク＃１に
属している。

同様に、ｎ＋２ページはバンク＃２に、ｎ＋３ページは
バンク＃３に、ｎ＋４ページはバンク＃４に、ｎ＋５ペ
ージはバンク＃５に、ｎ＋６ページはバンク＃０に夫々
含まれる。

ブロック５ａはメモリ制御回路２によって制御され、ブ
ロック５ｂはメモリ制御回路３によって制御され、これ
らメモリ制御回路２．３のアドレスデコーダ２１．３１
において変換されたアドレス信号がメモリ５に出力され
る。

演算処理袋′Ｉ１１とメモリ５とはデータバス１００を
通して接続されている。

次に、第１図を用いて本発明の一実施例の動作について
説明する。

演算処理装置１はメモリ制御回路２．３に読取り命令（
または書込み命令）を出力すると同時に、メモリアドレ
スをメモリ制御回路２．３および調停回路４に供給する
。

調停回路４は入力されたアドレスがメモリ５の中のどの
ブロック５ａ、５ｂの、どのバンク＃０〜＃５の、どの
ページにあるものかを認識し、アクセスされるブロック
とは異なるブロック５ａ。

５ｂの中のどのバンク＃０〜＃５の、どのページをアク
ティブにするかをメモリ制御回路２，３に措定する。

すなわち、バンク＃０の中のｎページがアクセスされる
時には、調停回路４からメモリ制御回路３にｎ＋１ペー
ジを有するバンク＃１をアクティブにするように命令が
出力される。

メモリ制御回路２はバンク＃０のｎページに読取り信号
（または書込み信号）と、アドレス信号とを出力し、メ
モリ制御回路３はバンク＃１をアクティブにする。

読取り命令の場合には、ｎページの指定されたアドレス
に格納されたデータがデータバス１００を通して演算処
理装置１へ転送され、書込み命令の場合には、演算処理
装置１から出力されたデータがデータバス１００を通し
てメモリ５へ転送され、該データがｎページの指定され
たアドレスに格納される。

次に、ｎ＋１ページに対してアクセスがあった場合には
、調停回路４はバンク＃２をアクティブにするようメモ
リ制御回路２に命令を出力する。

このように、メモリ５のバンク＃０〜＃５を複数のブロ
ック５ａ、５ｂに分け、ブロック５ａ。

５ｂ単位にメモリ制御回路２，３を用意し、アクセスさ
れているバンク以外のバンクで、次にアクセスされる可
能性の高いバンクをアクティブにするようにメモリ制御
回路２．３によって制御することにより、メモリアクセ
ス時にインアクティブとなっているバンクをアクティブ
にする時間を削減することができる。

よって、メモリ制御回路２．３をバンク各々に対応して
設ける必要がなくなるので、低コストで、装置自体を大
型（ヒすることなく、メモリアクセスを高速化すること
ができる。

なお、本発明の一実施例はバンク＃０〜＃５やブロック
５ａ、５ｂの数によって制限されたり、ページ化インタ
リーブか否かによって制限されるものではない また、本実施例では調停回路４が演算処理装置１に接続
されているが、調停回路４をメモリ制御回路２・、３の
みに接続し、演算処理装置１から出力されたアドレスを
、メモリ制御回路２．３の中のアドレスデコーダ２１．
３１に入力されるアドレスを調停回路４によりモニタす
ることによって得るという方法も可能であり、これらに
限定されない。

ユ涯目と例里 以上説明したように本発明によれば、複数のバンクがグ
ループ分けされて構成される複数のブロック各々に対応
してメモリ制御回路を設け、これらメモリ制御回路によ
り、現在アクセス中のバンクの次にアクセスされる可能
性の高いバンクをアクティブとするようにすることによ
って、低コストで、装置を大型化することなく、メモリ
アクセスを高速化することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 ２．３・・・・・・メモリ制御回路 ４・・・・・・調停回路 ５・・・・・・メモリ ５ａ、５ｂ・・・・・・ブロック ５１〜５６・・・・・・バンク

Claims (1)

【特許請求の範囲】
1. （１）複数のバンクをグループ分けした複数のブロック
   と、前記複数のブロックに対応して設けられ、前記ブロ
   ック内の前記バンクへのアクセスを制御する複数の制御
   手段とを有し、現在アクセス中のバンクの次にアクセス
   される次バンクを含むブロックに対応する前記制御手段
   により前記次バンクをアクティブとするようにしたこと
   を特徴とする情報処理装置。