JPH0331946A - メモリ - Google Patents
メモリInfo
- Publication number
- JPH0331946A JPH0331946A JP1167553A JP16755389A JPH0331946A JP H0331946 A JPH0331946 A JP H0331946A JP 1167553 A JP1167553 A JP 1167553A JP 16755389 A JP16755389 A JP 16755389A JP H0331946 A JPH0331946 A JP H0331946A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- speed
- memory bank
- address
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 86
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 241000287462 Phalacrocorax carbo Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高速アクセスするためのメモリの構成に関す
るものである。
るものである。
（従来の技術）
従来、メモリを高速にアクセスする場合に、メモリ・イ
ンターリーブという手法を用いていた。この手法では、
最初に先頭アドレスを指定して連続領域の複数語を転送
するバースト転送を行う際に、同一のメモリ素子で複数
のメモリ、バンクを構成し、各バンク間をインターリー
ブすることによって高いスループットを得ていた。
ンターリーブという手法を用いていた。この手法では、
最初に先頭アドレスを指定して連続領域の複数語を転送
するバースト転送を行う際に、同一のメモリ素子で複数
のメモリ、バンクを構成し、各バンク間をインターリー
ブすることによって高いスループットを得ていた。
（発明が解決しようとする課題）
以上述べた方式においては、各メモリ・バンクを同一の
メモリ素子で構成しているので、連続アドレスのバース
ト転送をする際に、最初の一語だけは、メモリ素子のア
クセス時間だけ待たなければならない。あるいは、全て
のメモリ素子を高速なもので構成する必要が生じて、コ
ストが高く付くという欠点が存在した。
メモリ素子で構成しているので、連続アドレスのバース
ト転送をする際に、最初の一語だけは、メモリ素子のア
クセス時間だけ待たなければならない。あるいは、全て
のメモリ素子を高速なもので構成する必要が生じて、コ
ストが高く付くという欠点が存在した。
（課題を解決するための手段）
本発明では、バースト転送の最初にアクセスされるメモ
リ・バンクを高速メモリ素子で構成し、後からアクセス
されるメモｌルバンクはどアクセス速度の遅いメモリ素
子を用いることにより、上記問題を解決する。
リ・バンクを高速メモリ素子で構成し、後からアクセス
されるメモｌルバンクはどアクセス速度の遅いメモリ素
子を用いることにより、上記問題を解決する。
（作用）
本発明では、バースト転送の最初にアクセスされるメモ
リ・バンクは、高速メモリ素子で構成されているため、
バースト転送の最初の一語のアクセスが遅いという問題
が解決される。また、後からアクセスされるメモリ・バ
ンクはどアクセス速度の遅い、安価なメモリを用いると
いう溝底をとることにより、高速なメモリ・インターリ
ーブを安価に実現することが可能となる。
リ・バンクは、高速メモリ素子で構成されているため、
バースト転送の最初の一語のアクセスが遅いという問題
が解決される。また、後からアクセスされるメモリ・バ
ンクはどアクセス速度の遅い、安価なメモリを用いると
いう溝底をとることにより、高速なメモリ・インターリ
ーブを安価に実現することが可能となる。
（実施例）
第１図は、本発明の詳細な説明するための図である。
第１図では、メモリ・バンクは、高速メモリ素子を用い
た高速メモリ・バンク１０１と、低速メモリ素子を用い
た低速メモ１ルバンク１０２の２バンク構成となってい
る。
た高速メモリ・バンク１０１と、低速メモリ素子を用い
た低速メモ１ルバンク１０２の２バンク構成となってい
る。
アドレス主成部１０４には、アドレス信号１１２が入力
される。アドレス主成部１０４は、バースト転送に必要
な高速メモリバンク用アドレス信号１１３と低速メモリ
バンク用アドレス信号１１４を生成し、これらのアドレ
ス信号は、各メモリ・バンク毎に用意されたラッチ１１
６．１１８にラッチされ、各メモリ・バンクを構成する
メモリ素子に入力される。
される。アドレス主成部１０４は、バースト転送に必要
な高速メモリバンク用アドレス信号１１３と低速メモリ
バンク用アドレス信号１１４を生成し、これらのアドレ
ス信号は、各メモリ・バンク毎に用意されたラッチ１１
６．１１８にラッチされ、各メモリ・バンクを構成する
メモリ素子に入力される。
ラッチ１１５．１１７は、メモリ・インターリーブの際
に、書き込みデータをメモリ素子に書き込むのに充分な
時間の間保持する。
に、書き込みデータをメモリ素子に書き込むのに充分な
時間の間保持する。
マルチプレクサ１２０は、読み出し時に各メモリ・バン
クから出力される読み出しデータをデータ信号として多
重化するためのものである。
クから出力される読み出しデータをデータ信号として多
重化するためのものである。
タイミング制御部１０３には、書き込み、読み出しの要
求を示す制御信号１２６が入力され、それらの信号をも
とに各ラッチ（１１５，１１６，１１７，１１８）、ア
ドレス主成部１０４、マルチプレクサ１２０を制御する
制御信号１１９．１２１．１２２．１２３．１２４．１
２５を生成する。
求を示す制御信号１２６が入力され、それらの信号をも
とに各ラッチ（１１５，１１６，１１７，１１８）、ア
ドレス主成部１０４、マルチプレクサ１２０を制御する
制御信号１１９．１２１．１２２．１２３．１２４．１
２５を生成する。
このメモリ・バンクの読み出し時のタイミングを第２図
に示す。まず、バースト転送の先頭アドレス（アドレス
ｎ）１１２がアドレス主成部１０４へ入力される。アド
レス主成部１０４では高速メモリ・バンク１０１用のア
ドレス１１３（アドレスｎ）と、低速メモリバンク１０
２用のアドレス１１４（アドレスｎ＋１）が生成され、
制御信号１２４，１２１の立ち上がりでそれぞれのメモ
リバンク用のラッチ１１６．１１８にラッチされる。う
、。
に示す。まず、バースト転送の先頭アドレス（アドレス
ｎ）１１２がアドレス主成部１０４へ入力される。アド
レス主成部１０４では高速メモリ・バンク１０１用のア
ドレス１１３（アドレスｎ）と、低速メモリバンク１０
２用のアドレス１１４（アドレスｎ＋１）が生成され、
制御信号１２４，１２１の立ち上がりでそれぞれのメモ
リバンク用のラッチ１１６．１１８にラッチされる。う
、。
チされたアドレス信号１０５．１０６は、それぞれのメ
モリバンク１０１．１０２に伝えられる。高速メモリ・
バンク１０１は、ＩＴで読み出しが可能であり、アドレ
ス信号１０５が入力されてからＩＴの間に、読み出しデ
ータ１０９が得られ、それが多重化されてデータ信号１
１１に出力される。高速メモリ・バンク１０１と同時に
アドレス信号１０６を与えられた低速メモリ・バンク１
０２は、２Ｔの時間でアドレスｎ＋１のデータ１１０を
読み出され、マルチプレクサ１２０を経てデータ信号１
１１に出力される。その後のサイクルは、高速メモリ・
バンク１０１と低速メモリ・バンク１０２のどちらも２
Ｔのアクセス時間でメモリの内容を読み出す。この様に
して、アクセス時間ＩＴのバースト転送（読み出し）が
可能となる。
モリバンク１０１．１０２に伝えられる。高速メモリ・
バンク１０１は、ＩＴで読み出しが可能であり、アドレ
ス信号１０５が入力されてからＩＴの間に、読み出しデ
ータ１０９が得られ、それが多重化されてデータ信号１
１１に出力される。高速メモリ・バンク１０１と同時に
アドレス信号１０６を与えられた低速メモリ・バンク１
０２は、２Ｔの時間でアドレスｎ＋１のデータ１１０を
読み出され、マルチプレクサ１２０を経てデータ信号１
１１に出力される。その後のサイクルは、高速メモリ・
バンク１０１と低速メモリ・バンク１０２のどちらも２
Ｔのアクセス時間でメモリの内容を読み出す。この様に
して、アクセス時間ＩＴのバースト転送（読み出し）が
可能となる。
このメモリ・バンクの書き込み時のタイミングを第３図
に示す。まず、バースト転送の先頭アドレス（アドレス
ｎ）１１２がアドレス主成部１０４へ入力される。アド
レス主成部１０４では高速メモ１ルバンク１０１用のア
ドレス１１３（アドレスｎ）と、低速メモリバンク１０
２用のアドレス１１４（アドレスｎ＋１）が生成され、
制御信号１２４．１２１の立ち上がりでそれぞれのメモ
リバンク用のラッチ１１６．１１８にラッチされる。ラ
ッチされたアドレス信号１０５．１０６は、それぞれの
メモリバンク１０１．１０２に伝えられる。それと同時
に、アドレスｎへの書き込みデータがラッチ１１５にラ
ッチされる。高速メモリ・バンク１０１は、ＩＴで書：
き込みが可能であり、アドレス信号１０５が入力されて
からＩＴの間に、書き込みが終了する。高速メモリ・バ
ンク１０１と同時にアドレス信号１０６を与えられた低
速メモリ・バンク１０２は、ＩＴ後に書き込みデータが
ラッチ１１７にラッチされ、２Ｔ後にアドレスｎ＋１の
データの書き込みが終了する。その後のサイクルは、高
速メモリ・バンク１０１と低速メモリ・バンク１０２の
どちらも２Ｔのアクセス時間でメモリにデータを書き込
む。この様にして、アクセス時間ＩＴのバースト転送（
書き込み）が可能となる。
に示す。まず、バースト転送の先頭アドレス（アドレス
ｎ）１１２がアドレス主成部１０４へ入力される。アド
レス主成部１０４では高速メモ１ルバンク１０１用のア
ドレス１１３（アドレスｎ）と、低速メモリバンク１０
２用のアドレス１１４（アドレスｎ＋１）が生成され、
制御信号１２４．１２１の立ち上がりでそれぞれのメモ
リバンク用のラッチ１１６．１１８にラッチされる。ラ
ッチされたアドレス信号１０５．１０６は、それぞれの
メモリバンク１０１．１０２に伝えられる。それと同時
に、アドレスｎへの書き込みデータがラッチ１１５にラ
ッチされる。高速メモリ・バンク１０１は、ＩＴで書：
き込みが可能であり、アドレス信号１０５が入力されて
からＩＴの間に、書き込みが終了する。高速メモリ・バ
ンク１０１と同時にアドレス信号１０６を与えられた低
速メモリ・バンク１０２は、ＩＴ後に書き込みデータが
ラッチ１１７にラッチされ、２Ｔ後にアドレスｎ＋１の
データの書き込みが終了する。その後のサイクルは、高
速メモリ・バンク１０１と低速メモリ・バンク１０２の
どちらも２Ｔのアクセス時間でメモリにデータを書き込
む。この様にして、アクセス時間ＩＴのバースト転送（
書き込み）が可能となる。
以上、実施例をもって本発明の詳細な説明したが、本発
明は、この実施例に限定されるものではない。例えば、
実施例はメモリ・バンクの数が２つの場合を例にとり説
明しているが、メモ１ルバンクの数がより多い場合にも
本発明が適用できることは明らかであろう。その場合に
は、後にアクセスされるメモリ・バンクはど遅いが大容
量で安価なメモリ素子を用いることが可能となり、より
コスト・パフォーマンスの良いメモリ装置を実現するこ
とが可能となる。
明は、この実施例に限定されるものではない。例えば、
実施例はメモリ・バンクの数が２つの場合を例にとり説
明しているが、メモ１ルバンクの数がより多い場合にも
本発明が適用できることは明らかであろう。その場合に
は、後にアクセスされるメモリ・バンクはど遅いが大容
量で安価なメモリ素子を用いることが可能となり、より
コスト・パフォーマンスの良いメモリ装置を実現するこ
とが可能となる。
（発明の効果）
本発明により、バースト転送の最初にアクセスされるメ
モリ・バンクは、高速メモリ素子で溝底されているため
、バースト転送の最初の一語のアクセスが遅いという問
題が解決される。また、後からアクセスされるメモリ、
バンクはどアクセス速度の遅い、安価なメモリを用いる
という溝底をとることにより、高速なメモ１ルインター
リーブを安価に実現することが可能となる。
モリ・バンクは、高速メモリ素子で溝底されているため
、バースト転送の最初の一語のアクセスが遅いという問
題が解決される。また、後からアクセスされるメモリ、
バンクはどアクセス速度の遅い、安価なメモリを用いる
という溝底をとることにより、高速なメモ１ルインター
リーブを安価に実現することが可能となる。
第１図は、本発明の詳細な説明するための図、第２図は
、本発明の実施例における、バースト転送（読み出し）
時のタイミングを説明するためのタイミング図、第３図
は、本発明の実施例における、バースト転送（書き込み
）時のタイミングを説明するためのタイミング図である
。 図において、 １０１・・・高速メモリ・バンク、１０２・・・低速メ
モリ・バンク、１０３・・・タイミング制御部、１０４
・・・アドレス生戒部、１１５．１１６．１１７．１１
８−・・ラッチ、１２０−７ ＃チブレクサ。
、本発明の実施例における、バースト転送（読み出し）
時のタイミングを説明するためのタイミング図、第３図
は、本発明の実施例における、バースト転送（書き込み
）時のタイミングを説明するためのタイミング図である
。 図において、 １０１・・・高速メモリ・バンク、１０２・・・低速メ
モリ・バンク、１０３・・・タイミング制御部、１０４
・・・アドレス生戒部、１１５．１１６．１１７．１１
８−・・ラッチ、１２０−７ ＃チブレクサ。
Claims (1)
- 【特許請求の範囲】 メモリ空間の連続領域をアクセスするバースト転送を高
速化するために複数のメモリ・バンクをインターリーブ
したメモリにおいて、 アクセス速度の高速なメモリ素子で構成した高速メモリ
・バンクと、 アクセス速度の低速なメモリ素子で構成した低速メモリ
・バンク を用い、バースト転送の際に、少なくとも最初は高速メ
モリバンクにアクセスし、２語目以降は低速メモリバン
クにアクセスするための手段とを備えたことを特徴とす
るメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167553A JPH0331946A (ja) | 1989-06-28 | 1989-06-28 | メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167553A JPH0331946A (ja) | 1989-06-28 | 1989-06-28 | メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0331946A true JPH0331946A (ja) | 1991-02-12 |
Family
ID=15851856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167553A Pending JPH0331946A (ja) | 1989-06-28 | 1989-06-28 | メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0331946A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003005368A1 (en) * | 2001-07-04 | 2003-01-16 | Hitachi, Ltd. | Semiconductor device and memory module |
| EP1624601A2 (en) * | 2004-08-05 | 2006-02-08 | Lucent Technologies Inc. | Digital delay buffers and related methods |
-
1989
- 1989-06-28 JP JP1167553A patent/JPH0331946A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003005368A1 (en) * | 2001-07-04 | 2003-01-16 | Hitachi, Ltd. | Semiconductor device and memory module |
| JPWO2003005368A1 (ja) * | 2001-07-04 | 2004-10-28 | 株式会社日立製作所 | 半導体装置及びメモリモジュール |
| JP4534485B2 (ja) * | 2001-07-04 | 2010-09-01 | 株式会社日立製作所 | 半導体装置及びメモリモジュール |
| EP1624601A2 (en) * | 2004-08-05 | 2006-02-08 | Lucent Technologies Inc. | Digital delay buffers and related methods |
| EP1624601A3 (en) * | 2004-08-05 | 2006-03-22 | Lucent Technologies Inc. | Digital delay buffers and related methods |
| US8762600B2 (en) | 2004-08-05 | 2014-06-24 | Alcatel Lucent | Digital delay buffers and related methods |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0468480B1 (en) | Synchronous burst-access memory and word-line driving circuit therefor | |
| JP4077874B2 (ja) | ダイナミック・ランダム・アクセス・メモリ・システム | |
| US5386385A (en) | Method and apparatus for preventing invalid operating modes and an application to synchronous memory devices | |
| JP3841442B2 (ja) | 複数のメモリアドレスを格納および処理するための方法およびシステム | |
| KR970017656A (ko) | 버스트 모드를 가진 고속 반도체 메모리 | |
| JP4618758B2 (ja) | クワッドデータレートシンクロナス半導体メモリ装置の駆動方法 | |
| JPH1139871A (ja) | 同期型半導体記憶装置 | |
| JPS63163937A (ja) | メモリ制御装置 | |
| US6147913A (en) | Data transmission circuitry of a synchronous semiconductor memory device | |
| KR100317542B1 (ko) | 반도체메모리장치 | |
| JPH0331946A (ja) | メモリ | |
| JPS593790A (ja) | ダイナミツクメモリ素子を用いた記憶装置 | |
| JPH10134576A (ja) | 半導体メモリ装置 | |
| KR100228455B1 (ko) | 반도체 메모리 회로 | |
| JPH01286056A (ja) | メモリアクセス装置 | |
| US6041015A (en) | Semiconductor type memory device having consecutive access to arbitrary memory address | |
| JP2590695B2 (ja) | 時分割スイッチ回路 | |
| JPH047761A (ja) | メモリアクセス方法 | |
| JPH05334183A (ja) | メモリアクセス制御方法およびメモリ制御装置 | |
| JPH0536272A (ja) | メモリ装置 | |
| JPH0672910B2 (ja) | テストパタ−ンメモリ回路 | |
| JPS62191945A (ja) | 記憶装置 | |
| JPS6215947B2 (ja) | ||
| JPH10162575A (ja) | ダイナミックｒａｍ及びその制御方法 | |
| JPH03160685A (ja) | Ｄｒａｍアクセス方法及びその装置 |