JPH03160685A - Ｄｒａｍアクセス方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は低速なＤＲＡＭ　（ダイナミック・ランダム・
アクセス・メモリ）をより高速にアクセスする方法及び
その装置に関するものである。

（従来の技術） 第２図はメモリインターリーブと称する従来のＤＲＡＭ
アクセス方法を適用したシステムの一例を示すもので、
ここではＣＰＵよりＤＲＡＭコントローラを通じてＤＲ
ＡＭをアクセスするシステムの例について述べる。図中
、１１ｕＣＰＵ，２はＤＲＡＭコントローラ、３はＤＲ
ＡＭ，４はデータパスであり、ＤＲＡＭ３は連続するア
ドレス値が交互に割付けられた２つのメモリバンク＃０
及び＃１からなっている。

ＣＰＵＩはＤＲＡＭ３に対してアクセスする場合、ＤＲ
ＡＭコントローラ２にアドレスデータＡＤやリード／ラ
イト信号等を送出する。前記アドレスデータＡＤにはＤ
ＲＡＭ３に対するロウアドレス及びカラムアドレスの外
、ロウアドレスストローブ信号、カラムアドレスストロ
ーブ信号、アドレス１，リ御信号が含まれている。ＤＲ
ＡＭコントローラ２はアドレスデータＡＤよりＤＲＡＭ
３にク・１してロウアドレス及びカラムアドレスを時分
割に指定するアドレス信号ＭＡＤを作成するとともに、
ＤＲＡＭ３のバンク＃０，＃１に対応したロウアドレス
ストローブ信号ＲＡＳＯ，ＲＡＳＩ及びカラムアドレス
ストローブ信号ＣＡＳＯ，ＣＡＳ１を作成する。

第３図はＤＲＡＭコントローラ２におけるアドレス信号
ＭＡＤの作或部分の構成を示すもので、図中、２１は切
替信号発生同路、２２はマルチブレクサ（ＭＵＸ）であ
る。切替信号発生回路２１はロウアドレスとカラムアド
レスとの切替タイミングを示すアドレス制御信号Ｃに是
づいて予め設定した時間Ｔ１の間のみハイレベルの切替
信号Ｓを発生する。マルチブレクサ２２にはアドレスデ
ータＡＤ中のロウアドレス及びカラムアドレスが人力さ
れており、前記切替信号Ｓがローレベルの間はロウアド
レスを、また、ハイレベルの間はカラムアドレスをアド
レス信号ＭＡＤとして出力する。

ＤＲＡＭコントローラ２は前記アドレス信号ＭＡＤをＤ
ＲＡＭ３のバンク＃０及び＃１に共通に送ｔＨするとと
もに、ストローブ信号ＲＡＳＯ及びＣＡＳＯをバンク＃
Ｏに、また、ストローブ信号ＲＡＳＩ及びＣＡＳＩをバ
ンク１に送出する。なお、ストローブ信号ＲＡＳＯ，Ｃ
ＡＳＯ，ＲＡＳ１，ＣＡＳＩはアドレスデータＡＤ中の
ロウアドレスストローブ信号及びカラムアドレスストロ
ーブ信号をその際のアドレス値に応じて切分けることに
より作成される。

ＤＲＡＭ３は前述したアドレス信号ＭＡＤ．ストローブ
信号ＲＡＳＯ，ＣＡＳＯ又はＲＡＳＩ，ＣＡＳＩが人力
されると、その際のリード／ライト信号に応じてＣＰＵ
Ｉによるデータの読出し／？込みがデータバス４を介し
て行なわれる。

第４図（ａ）　（ｂ）は前述した従来のＤＲＡＭアクセ
ス方法における読出し（リード）時及び書込み（ライト
）時の各部のタイミングを示すもので、ここでは連続し
たアドレスに対するアクセスが続いた場合の例を示す。

図中、ａｄｏ，ａｄｌはそれぞれバンク＃０，＃１に対
応した連続したアドレス値を含むアドレスデータ、ｒａ
ｄＯ及びＣａｄＯはアドレスデータａｄＯに基づくロウ
アドレス及びカラムアドレス、『ａｄ１及びｃａｄｉは
アドレスデータａｄｌに話づくロウアドレス及びカラム
アドレスである。また、Ｔ　ｓ　ｅｌｌ　Ｔ　Ｓ　０２
１Ｔｓｌｌ，Ｔｓｌ２はロウアドレスｒａｄＱ，　カラ
ムアドレスｃａｄｉ，ロウアドレスｒ　ａ　ｄ　１．カ
ラムアドレスｃａｄｉに対するセットアップタイム、Ｔ
ｈｏ＋，Ｔｈｏ２，Ｔｂ＋＋，Ｔｈ＋■はアドレスｒａ
ｄｏ．ｃａｄｉ，ｒａｄｌ，ｃａｄｉに対するホールド
タイムである。

通常、ＤＲＡＭに対して早いタイミングで連続してアク
セスする場合、ＤＲＡＭのブリチャージタイムを満足す
るためにウェイトを挿入しなければならないが、前述し
たＤＲＡＭアクセス方法によれば、連続したアドレスに
対するアクセスにおいて一方のバンクをアクセスする間
に他方のバンクのブリチャージタイムを満足させること
ができるため、ウェイトを挿入する必要がなく、見かけ
上、非常に高速なアクセスが可能となる。

（発明が解決しようとする課題） ところで、近年のＣＰＵの高速化に伴いＤＲＡＭに対す
るアクセスもさらに高速化が要求されるようになってい
るが、前述したＤＲＡＭアクセス方法ではカラムアドレ
スに文・１するホールドタイム、即ちＴｈｏ２，Ｔｈ，
２を充分に確保することが困難（特にライト時において
）となるため、より高速なＤＲＡＭ，即ちブリチャージ
タイムの小さいＤＲＡＭを用いるか、ウェイトを神人し
なければならないという問題点があった。

本発明は前記問題点に鑑み、低速なＤＲＡＭをより高速
にアクセスし得る方法及びその装置を堤供することを目
的とする。

（課題を解決するための手段） 本発明では前記目的を達成するため、連続するアドレス
値を複数のメモリバンクに交互又は順番に割付けるとと
もに、各バンクに対応したストローブ信号を用いてアク
セスするＤＲＡＭアクセス方法において、各バンクに対
応したアドレス信号を用いたＤＲＡＭアクセス方法と、
連続するアドレス値が交互又は順番に割付けられた複数
のメモリバンクのそれぞれに対応したストローブ信号を
発生してアクセスするＤＲＡＭアクセス装置において、
各バンクに対応・したアドレス信号を発生する手段を設
けたＤＲＡＭアクセス装置とを捉案ずる。

（作　用） 本発明によれば、各バンクに対応したアドレス信号を川
いたため、一のバンクに文・Ｉするカラムアドレスを保
持したまま他のバンクに対するロウアドレスを送出でき
、ウェイトをＪ．Ｉｉ人することなくカラムアドレスに
対するホールドタイムを確保することが可能となる。

（実施例） 第１図は本発明のＤＲＡＭアクセス方法を適用したシス
テムの一実施例を示すもので、図中、従来例と同一構成
部分は同一符号をもって表わす。

即ち、１はＣＰＵ，３はＤＲＡＭ，４はデータパス、５
はＤＲＡＭコントローラである。ＤＲＡＭコントローラ
５はアドレスデータＡＤより従来例の場六と同様なスト
ローブ信号ＲＡＳＯ，ＲＡＳ１，ＣＡＳＯ，ＣＡＳ１を
作威するとともに、ＤＲＡＭ３のバンク＃０，＃１に対
応したアドレス信号ＭＡＤＯ，ＭＡＤＩを作成する。

第５図はＤＲＡＭコントローラ５におけるアドレス１５
号ＭＡＤＯ，ＭＡＤ１の作成部分の描成を示すもので、
図中、５１は切替回路、５２．５３は切替信号発生同路
、５４．５５はマルチプレクサ（ＭＵＸ）である。

切替同路５１はアドレス制御信号Ｃをバンク切替１５号
ＢＳのレベルに応して切替信号発生回路５２又は５３の
いずれか一方、ここではローレベルのＩＩＩは切替信号
発生回路５２に、また、ノ＼イレベルのｎ：ｙは切替信
号発生回路５３に送出する。なお、バンク切替信号ＢＳ
とはアドレスデータＡＤ中のアドレス値がＤＲＡＭ３の
バンク＃０，＃１のいずれに対応するかを示す信号であ
り、例えば前述したようにバンク＃Ｏ，＃１のアドレス
は連続するアドレス値が交互に割付けられているからそ
の最下位ビットをそのまま用いても良い。

切替信号発１回路５２．５３は切替回路５１より送出さ
れるアドレス制御信号に基づいて予め設定した特間Ｔ２
（＞ＴＩ）の間のみハイレベルの切替信号Ｓｌ，Ｓ２を
発生し、これをマルチブレクサ５４．５５にそれぞれ送
出する。マルチブレクサ５４　５５にはアドレスデータ
ＡＤ中のロウアドレス及びカラムアドレスが人力されて
おり、前記切替信号Ｓｌ，Ｓ２がローレベルの間はロウ
アドレスを、また、ハイレベルの間はカラムアドレスを
一時的にラッチしてアドレス信号ＭＡＤＯ，Ｍ　Ａ　Ｄ
　１として出力する。

ＤＲＡＭコントローラ５は前記アドレス信号ＭＡＤＯを
従来例と同様なストローブ信号ＲＡＳＯ．？ＡＳＯとと
もにＤＲＡＭ３のバンク＃Ｏに送出し、また、アドレス
信号ＭＡＤＩを従来例と同様なストロープ信号ＲＡＳＩ
，ＣＡＳＩとともにＤＲＡＭ３のバンク＃１に送出する
。

ＤＲＡＭ３のバンク＃０は前記アドレスＣ２号ＭＡＤＯ
，ストローブ信号ＲＡＳＯ，ＣＡＳＯが人力されると、
その際のリード／ライト信号に応じてＣＰＵＩによるデ
ータの読出し／書込みがデータバス４を介して行なわれ
、また、ＤＲＡＭ３のバンク＃１は前記アドレス信号Ｍ
ＡＤＩ、ストローブ信号ＲＡＳＩ，ＣＡＳＩが入力され
ると、その際のリード／ライト信号に応じてＣＰＵＩに
よるデータの読出し／書込みがデータバス４を介して行
なわれる。

第６図（ａ）（ｂ）は本発明方法における第４図（ａ）
（ｂ）と同様な図であり、Ｔｈｏ２−，Ｔｂ＋■−は本
発明によるカラムアドレスｃａｄＯ，ｃａｄｉに対する
ホールドタイムである。

前記構成によれば、ＤＲＡＭ３の各バンク＃０，＃１に
対応したアドレス信号ＭＡＤＯ，ＭＡＤＩ？作成してア
クセスするようになしたため、カラムアドレスに対する
ホールドタイムＴｈ０２Ｔｈ，■゛を従来に比べて充分
長く確保することができ、ＣＰＵの高速化に伴ってアク
セスタイムがさらに１ｔ）速化、即ち短縮されても信頼
性のあるデータの読出し／書込みを行なうことができる
。

なお、前記丈施例ではＤＲＡＭコントローラを用いたシ
ステムに本発明を適用したが、他のメモリコントローラ
を用いたシステムやＣＰＵより直接、ＤＲＡＭへアクセ
スするシステムに適用することもできる。また、前記実
施例ではメモリバンクが２つのＤＲＡＭへのアクセスを
例にとって説明したが、これに眠られるものでないこと
はいうまでもない。

（発明の効果） 以上説明したように本発明によれば、ＤＲＡＭの各バン
クに対応したアドレス信号を用いることによりカラムア
ドレスに対するホールドタイムを充分長＜確保すること
ができ、これによってブリチャージタイムの長い低速な
ＤＲＡＭをより高速にアクセスすることが可能となり、
安価で高速なメモリシステムを実現することができる等
の利点がある。

【図面の簡単な説明】

第１図は本発明のＤ　Ｒ　Ａ　Ｍアクセス方法を適用し
たシステムの一実施例を示す横或図、第２図は従来のＤ
ＲＡＭアクセス方法を適用したシステムの一例を示す構
成図、第３図は従来のＤＲＡＭコントローラにおけるア
ドレス信号の作成部分の構成図、第４図（ａ）　（ｂ）
は従来のＤＲＡＭアクセス方法におけるリード／ライト
時の各部のタイミングを示すタイムチャート、第５図は
本発明のＤＲＡＭコントローラにおけるアドレス信号の
作成部分の構成図、第６図（ａ）　（ｂ）は本発明のＤ
ＲＡＭアクセス方法におけるリード／ライト特の各部の
タイミングを示すタイムチャートである。 １・・・ＣＰＵ，３・・・ＤＲＡＭ，４・・・データパ
ス、５・・・ＤＲＡＭコントローラ、５１・・・切替回
路、５２．５３・・・切替信号発生回路、５４．５５・
・・マルチプレクサ。 第 ３ 図 第 ５ 図

Claims (4)

【特許請求の範囲】
1. （１）連続するアドレス値を複数のメモリバンクに交互
   又は順番に割付けるとともに、各バンクに対応したスト
   ローブ信号を用いてアクセスするＤＲＡＭアクセス方法
   において、 各バンクに対応したアドレス信号を用いた ことを特徴とするＤＲＡＭアクセス方法。
2. （２）ＤＲＡＭのホールドタイムを充分満足する長さの
   アドレス信号を用いたことを特徴とする請求項（１）記
   載のＤＲＡＭアクセス方法。
3. （３）連続するアドレス値が交互又は順番に割付けられ
   た複数のメモリバンクのそれぞれに対応したストローブ
   信号を発生してアクセスするＤＲＡＭアクセス装置にお
   いて、 各バンクに対応したアドレス信号を発生する手段を設け
   た ことを特徴とするＤＲＡＭアクセス装置。
4. （４）ＤＲＡＭのホールドタイムを充分満足する長さの
   アドレス信号を発生する手段を設けたことを特徴とする
   請求項（３）記載のＤＲＡＭアクセス装置。