JPH03232031A - 主記憶の制御方式 - Google Patents
主記憶の制御方式Info
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- JPH03232031A JPH03232031A JP2029194A JP2919490A JPH03232031A JP H03232031 A JPH03232031 A JP H03232031A JP 2029194 A JP2029194 A JP 2029194A JP 2919490 A JP2919490 A JP 2919490A JP H03232031 A JPH03232031 A JP H03232031A
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Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
複数の主記憶を共通のデータバスで接続したコントロー
ラによる主記憶の制御方式に関し、高速なブロック転送
を行なって処理速度を向上させるようにした主記憶の制
御方式を提供することを目的とし、 ページ機能を有する複数の主記憶に共通のデータバスを
接続して主記憶の制御を行なうコントローラ内に前記主
記憶ごとにローアドレスを生成するローアドレス生成手
段と、カラムアドレスを生成するカラムアドレス生成手
段と、カラムアドレスを計数する計数手段と、該計数手
段の出力によりローアドレスまたはカラムアドレスを選
択して出力する選択手段と、ローアドレスストローブ、
カラムアドレスストローブ、ライトイネーブルおよびア
ウトプットイネーブルの各信号の出力を所定のタイミン
グに制御するタイミング制御手段を設けて、 ローアドレスの供給後データの転送ごとにカウントアツ
プしながら前記主記憶にカラムアドレスを供給してブロ
ック転送を行なうように構成した。
ラによる主記憶の制御方式に関し、高速なブロック転送
を行なって処理速度を向上させるようにした主記憶の制
御方式を提供することを目的とし、 ページ機能を有する複数の主記憶に共通のデータバスを
接続して主記憶の制御を行なうコントローラ内に前記主
記憶ごとにローアドレスを生成するローアドレス生成手
段と、カラムアドレスを生成するカラムアドレス生成手
段と、カラムアドレスを計数する計数手段と、該計数手
段の出力によりローアドレスまたはカラムアドレスを選
択して出力する選択手段と、ローアドレスストローブ、
カラムアドレスストローブ、ライトイネーブルおよびア
ウトプットイネーブルの各信号の出力を所定のタイミン
グに制御するタイミング制御手段を設けて、 ローアドレスの供給後データの転送ごとにカウントアツ
プしながら前記主記憶にカラムアドレスを供給してブロ
ック転送を行なうように構成した。
［産業上の利用分野］
本発明は、複数の主記憶を共通のデータバスで接続した
コントローラによる主記憶の制御方式に関する。
コントローラによる主記憶の制御方式に関する。
情報処理機器においては、主記憶に通常ＤＲＡＭが用い
られており、主記憶内の管理上ブロック転送が頻繁に行
なわれる。
られており、主記憶内の管理上ブロック転送が頻繁に行
なわれる。
したがって、主記憶にＭＰＵからの指示によりコントロ
ーラでブロック転送する際には高速で処理することが望
ましい。
ーラでブロック転送する際には高速で処理することが望
ましい。
［従来の技術］
従来の主記憶の制御方式としては、例えば第４図に示す
ようなものがある。
ようなものがある。
第４図において、１は主記憶であるＤＲＡＭ。
２はＤＲＡＭＩを制御するＤＲＡＭコントローラ、３は
ＤＲＡＭコントローラ２を制御するＭＰＵである。ＭＰ
Ｕ３とＤＲＡＭコントローラ２とのインターフェースは
システムクロックに同期して行なう。なお、システムク
ロックで規定されたサイクルがシステムサイクルである
。
ＤＲＡＭコントローラ２を制御するＭＰＵである。ＭＰ
Ｕ３とＤＲＡＭコントローラ２とのインターフェースは
システムクロックに同期して行なう。なお、システムク
ロックで規定されたサイクルがシステムサイクルである
。
また、＊ＲＡＳ、＊ＣＡＳなどの制御用にはシステムク
ロックの半周期の半周クロックが用いられる。４はシス
テムアドレスバスであり、システムアドレスバス４はＤ
ＲＡＭＩに対してアドレスを与えるだけでなく、そのア
クセスがどのようなアクセスであるかを示し、ここでは
メモリリード、メモリライトおよびブロック転送の３つ
のアクセスがあるとする。スタート信号はシステムサイ
クルのシステムアドレスの内容によりアクセスを起動さ
せる信号である。５はシステムアドレステあり、システ
ムデータバス５は双方向となっており、アクセスモード
に従ったタイミングでデータが転送される。
ロックの半周期の半周クロックが用いられる。４はシス
テムアドレスバスであり、システムアドレスバス４はＤ
ＲＡＭＩに対してアドレスを与えるだけでなく、そのア
クセスがどのようなアクセスであるかを示し、ここでは
メモリリード、メモリライトおよびブロック転送の３つ
のアクセスがあるとする。スタート信号はシステムサイ
クルのシステムアドレスの内容によりアクセスを起動さ
せる信号である。５はシステムアドレステあり、システ
ムデータバス５は双方向となっており、アクセスモード
に従ったタイミングでデータが転送される。
ＤＲＡＭコントローラ２とＤＲＡＭＩはメモリデータバ
ス６により接続され、ＤＲＡＭコントローラ２からＤＲ
ＡＭＩには＊ＲＡＳ、＊ＣＡＳ。
ス６により接続され、ＤＲＡＭコントローラ２からＤＲ
ＡＭＩには＊ＲＡＳ、＊ＣＡＳ。
＊ＷＥ、＊ＯＥの各信号とメモリアドレスバス７からメ
モリアドレスが供給される。
モリアドレスが供給される。
次に、第５図にメモリリードのタイムチャートを示す。
第５図において、スタート信号でアクセス起動のかかっ
たシステムサイクルを第１サイクルとし、次に続くサイ
クルをそれぞれ第２，３サイクルとすると、第１サイク
ルのシステムアドレスバス４内のアクセスモードがメモ
リリードを示すことにより第１．２．３サイクルはメモ
リリードサイクルとなり、第３サイクルでリードデータ
がＤＲＡＭコントローラ２からＭＰＵＩ側に転送される
。
たシステムサイクルを第１サイクルとし、次に続くサイ
クルをそれぞれ第２，３サイクルとすると、第１サイク
ルのシステムアドレスバス４内のアクセスモードがメモ
リリードを示すことにより第１．２．３サイクルはメモ
リリードサイクルとなり、第３サイクルでリードデータ
がＤＲＡＭコントローラ２からＭＰＵＩ側に転送される
。
ＤＲＡＭＩ側では第１サイクル後縁で＊ＲＡＳがアサー
トし、第２サイクル中縁で＊ＣＡＳがアサートされる。
トし、第２サイクル中縁で＊ＣＡＳがアサートされる。
また、メモリアドレスバス７は、システムアドレスをマ
ルチプレクスして＊ＲＡＳにストローブされるタイミン
グでローアドレスを、＊ＣＡＳにストローブされるタイ
ミングでカラムアドレスを出力する。システムクロック
の周期に合わせたアクセスタイムのＤＲＡＭＩを使用す
ると、＊ＲＡＳ、＊ＣＡＳに対して第２サイクル後縁付
近でメモリデータが確定し、このデータをシステムデー
タバス５よりＭＰＵａ側に転送する。
ルチプレクスして＊ＲＡＳにストローブされるタイミン
グでローアドレスを、＊ＣＡＳにストローブされるタイ
ミングでカラムアドレスを出力する。システムクロック
の周期に合わせたアクセスタイムのＤＲＡＭＩを使用す
ると、＊ＲＡＳ、＊ＣＡＳに対して第２サイクル後縁付
近でメモリデータが確定し、このデータをシステムデー
タバス５よりＭＰＵａ側に転送する。
ここで、リードサイクルなので＊ＷＥはネゲートしてお
き、＊ＯＥはデータが確定するタイミングに合わせてイ
ネーブルする。
き、＊ＯＥはデータが確定するタイミングに合わせてイ
ネーブルする。
次に、第６図にメ、モリライトのタイムチャートを示す
。
。
第６図において、スタート信号でアクセス起動のかかっ
たシステムサイクルを第１サイクルとし、次に続くサイ
クルをそれぞれ第２，３サイクルとすると、第１サイク
ルのシステムアドレスバス４内のアクセスモードがメモ
リライトを示すことにより第１．２．３サイクルはメモ
リライトサイクルとなり、第２サイクルでライトデータ
がＭＰＵ１側からＤＲＡＭコントローラ２に転送される
。
たシステムサイクルを第１サイクルとし、次に続くサイ
クルをそれぞれ第２，３サイクルとすると、第１サイク
ルのシステムアドレスバス４内のアクセスモードがメモ
リライトを示すことにより第１．２．３サイクルはメモ
リライトサイクルとなり、第２サイクルでライトデータ
がＭＰＵ１側からＤＲＡＭコントローラ２に転送される
。
ＤＲＡＭＩ側では第１サイクル後縁で＊ＲＡＳがアサー
トし、第２サイクル中縁で＊ＣＡＳがアサートし、第２
サイクル後縁で＊ＷＥがアサートされる。また、メモリ
アドレスバス７には、システムアドレスをマルチプレク
スして＊ＲＡＳにストローブされるタイミングでローア
ドレスを、＊ＣＡＳにストローブされるタイミングでカ
ラムアドレスを出力する。また、ＭＰＵａ側より送られ
てきたデータを第２サイクル中縁より少し後から１シス
テムサイクル間メモリデータバス６に出力して、＊ＷＥ
によりストローブされるようにすることによりＤＲＡＭ
Ｉにライトされる。ここで＊ＯＥはディセーブルにして
おく。
トし、第２サイクル中縁で＊ＣＡＳがアサートし、第２
サイクル後縁で＊ＷＥがアサートされる。また、メモリ
アドレスバス７には、システムアドレスをマルチプレク
スして＊ＲＡＳにストローブされるタイミングでローア
ドレスを、＊ＣＡＳにストローブされるタイミングでカ
ラムアドレスを出力する。また、ＭＰＵａ側より送られ
てきたデータを第２サイクル中縁より少し後から１シス
テムサイクル間メモリデータバス６に出力して、＊ＷＥ
によりストローブされるようにすることによりＤＲＡＭ
Ｉにライトされる。ここで＊ＯＥはディセーブルにして
おく。
次に、第７図にブロック転送のタイムチャートを示す。
第７図において、スタート信号でアクセス起動のかかっ
たシステムサイクルを第１サイクルとし、次に続くサイ
クルをそれぞれ第２． ３． ４． ５゜６サイクルと
すると、第１サイクルのシステムアドレスバス４内のア
クセスモードがブロック転送を示すことにより第１サイ
クル以後、何らかの終了条件が成立するまではブロック
転送サイクルとなり、ＭＰＵａ側のインターフェースは
解放される。
たシステムサイクルを第１サイクルとし、次に続くサイ
クルをそれぞれ第２． ３． ４． ５゜６サイクルと
すると、第１サイクルのシステムアドレスバス４内のア
クセスモードがブロック転送を示すことにより第１サイ
クル以後、何らかの終了条件が成立するまではブロック
転送サイクルとなり、ＭＰＵａ側のインターフェースは
解放される。
ＤＲＡＭＩ側ではメモリリードとメモリライトが繰り返
して行なわれ、メモリリードでデータをＤＲＡＭコント
ローラ２内部ＯＦＦなどにデータを保持しておいて、メ
モリライト時にこのデータをＤＲＡＭＩに書き込む。こ
の時に、転送元のアドレスと転送先のアドレスをメモリ
リード時とメモリライト時に交互に出力する。
して行なわれ、メモリリードでデータをＤＲＡＭコント
ローラ２内部ＯＦＦなどにデータを保持しておいて、メ
モリライト時にこのデータをＤＲＡＭＩに書き込む。こ
の時に、転送元のアドレスと転送先のアドレスをメモリ
リード時とメモリライト時に交互に出力する。
このブロック転送方式では＊ＲＡＳと＊ＣＡＳが出るた
めに、１つのデータ転送に６システムサイクル費す。
めに、１つのデータ転送に６システムサイクル費す。
［発明が解決しようとする課題］
しかしながら、このような従来の主記憶の制御方式にあ
っては、ブロック転送では１つのデータの転送に６シス
テムサイクルを費すため、ブロック転送の速度が遅く、
装置の処理速度を向上させることができないという問題
点があった。
っては、ブロック転送では１つのデータの転送に６シス
テムサイクルを費すため、ブロック転送の速度が遅く、
装置の処理速度を向上させることができないという問題
点があった。
本発明は、このような従来の問題点に鑑みてなされたも
のであって、高速なブロック転送を行なって処理速度を
向上させるようにした主記憶の制御方式を提供すること
を目的としている。
のであって、高速なブロック転送を行なって処理速度を
向上させるようにした主記憶の制御方式を提供すること
を目的としている。
［課題を解決するための手段］
第１図は本発明の原理説明図である。
第１図において、１２．１３はページ機能を有する複数
の主記憶、１１は主記憶１２．１３に共通のデータバス
１４を接続して主記憶１２．１３の制御を行なうコント
ローラ、１８．１９はコントローラ１１内に設けられ前
記主記憶１２．１３ごとにローアドレスを生成するロー
アドレス生成手段、２０．２１はカラムアドレスを生成
するカラムアドレス生成手段、２２．２３はカラムアド
レスを計数する計数手段、２４．２５は該計数手段２２
．２３の出力によりローアドレスまたはカラムアドレス
を選択して出力する選択手段、２８゜２９はローアドレ
スストローブ、カラムアドレスストローブ、ライトイネ
ーブルおよびアウトプ、。
の主記憶、１１は主記憶１２．１３に共通のデータバス
１４を接続して主記憶１２．１３の制御を行なうコント
ローラ、１８．１９はコントローラ１１内に設けられ前
記主記憶１２．１３ごとにローアドレスを生成するロー
アドレス生成手段、２０．２１はカラムアドレスを生成
するカラムアドレス生成手段、２２．２３はカラムアド
レスを計数する計数手段、２４．２５は該計数手段２２
．２３の出力によりローアドレスまたはカラムアドレス
を選択して出力する選択手段、２８゜２９はローアドレ
スストローブ、カラムアドレスストローブ、ライトイネ
ーブルおよびアウトプ、。
トイネーブルの各信号の出力を所定のタイミングに制御
するタイミング制御手段である。
するタイミング制御手段である。
［作用］
本発明においては、複数の主記憶に対してコントローラ
より、＊ＲＡＳ、＊ＣＡＳ、＊ＷＥ、＊ＯＥの各信号の
出力が所定のタイミングとなるように、別々に制御する
。すなわち、プロ・ツク転送の場合には、複数の主記憶
に対して＊ＲＡＳをそれぞれ一度アサートしたら、つぎ
からは＊ＣＡＳをそれぞれ１システムサイクルごとに制
御する。
より、＊ＲＡＳ、＊ＣＡＳ、＊ＷＥ、＊ＯＥの各信号の
出力が所定のタイミングとなるように、別々に制御する
。すなわち、プロ・ツク転送の場合には、複数の主記憶
に対して＊ＲＡＳをそれぞれ一度アサートしたら、つぎ
からは＊ＣＡＳをそれぞれ１システムサイクルごとに制
御する。
したがって、１つのデータ転送を１システムサイクルで
実現することができ、従来例に比較して、６倍も高速な
ブロック転送を行なうことができる。
実現することができ、従来例に比較して、６倍も高速な
ブロック転送を行なうことができる。
その結果、装置の処理速度を大幅に向上させることがで
きる。
きる。
［実施例コ
以下、本発明の実施例を図面に基づいて説明する。
第２図および第３図は本発明の一実施例を示す図である
。
。
第２図において、１１はＤＲＡＭコントローラ（コント
ローラ）であり、ＤＲＡＭコントローラ１１には主記憶
である複数のＤＲＡＭ１２．１３が共通の１つのメモリ
データバス（データバス）１４を介して接続されている
。ここで、ＤＲＡＭ１２．１３はページ機能を有するも
のを用いており、ブロック転送時にはＤＲ，ＡＭ１２か
らＤＲＡＭ１３へ、またはＤＲＡＭ１３からＤＲＡＭ１
２へ転送する。
ローラ）であり、ＤＲＡＭコントローラ１１には主記憶
である複数のＤＲＡＭ１２．１３が共通の１つのメモリ
データバス（データバス）１４を介して接続されている
。ここで、ＤＲＡＭ１２．１３はページ機能を有するも
のを用いており、ブロック転送時にはＤＲ，ＡＭ１２か
らＤＲＡＭ１３へ、またはＤＲＡＭ１３からＤＲＡＭ１
２へ転送する。
１５はＤＲＡＭコントローラ１１．を制御するＭＰＵで
あり、ＭＰＵ１５はＤ Ｒ，Ａ Ｍコントローラ１１に
システムクロック、半周クロック、スタート信号および
システムアドレスバス１６からアドレスを送出する。ま
た、ＭＰＵ１５とＤ Ｒ，、Ａ Ｍコントローラ１１と
の間ではシステムデータバス１７を介してデータが授受
される。
あり、ＭＰＵ１５はＤ Ｒ，Ａ Ｍコントローラ１１に
システムクロック、半周クロック、スタート信号および
システムアドレスバス１６からアドレスを送出する。ま
た、ＭＰＵ１５とＤ Ｒ，、Ａ Ｍコントローラ１１と
の間ではシステムデータバス１７を介してデータが授受
される。
ＤＲＡＭコントローラ１１内にはＤＲＡＭ１２用にロー
アドレス生成部（ローアドレス生成手段）１８が、ＤＲ
ＡＭ１３用にローアドレス生成部（ローアドレス生成手
段）１９が、それぞれ設けられ、ローアドレス生成部１
８．１９はシステムアドレスバス１６からのアドレスに
よりローアドレスを生成する。また、ＤＲＡＭ１２用に
カラムアドレス生成部（カラムアドレス生成手段）２０
が、ＤＲＡＭ１３用にカラムアドレス生成部（カラムア
ドレス生成手段）２１が、それぞれ設けられ、カラムア
ドレス生成部２０．２１はシステムアドレスバス１６か
らのアドレスによりカラムアドレスを生成する。
アドレス生成部（ローアドレス生成手段）１８が、ＤＲ
ＡＭ１３用にローアドレス生成部（ローアドレス生成手
段）１９が、それぞれ設けられ、ローアドレス生成部１
８．１９はシステムアドレスバス１６からのアドレスに
よりローアドレスを生成する。また、ＤＲＡＭ１２用に
カラムアドレス生成部（カラムアドレス生成手段）２０
が、ＤＲＡＭ１３用にカラムアドレス生成部（カラムア
ドレス生成手段）２１が、それぞれ設けられ、カラムア
ドレス生成部２０．２１はシステムアドレスバス１６か
らのアドレスによりカラムアドレスを生成する。
２２はＤＲＡＭ１２用のカラムアドレスカウンタ（計数
手段）、２３はＤＲ，ＡＭ１３用のカラムアドレスカウ
ンタ（計数手段）であり、カラムアドレスカウンタ２２
．２３はシステムデータバス１７からのデータにより初
期値を設定し、１データを転送するごとにカラムアドレ
スをカウントアツプし、所定のカウント値に達するとブ
ロック転送を終了させる。
手段）、２３はＤＲ，ＡＭ１３用のカラムアドレスカウ
ンタ（計数手段）であり、カラムアドレスカウンタ２２
．２３はシステムデータバス１７からのデータにより初
期値を設定し、１データを転送するごとにカラムアドレ
スをカウントアツプし、所定のカウント値に達するとブ
ロック転送を終了させる。
２４および２５は選択手段としてのアドレスマルチプレ
クサであり、アドレスマルチプレクサ２４．２５はカラ
ムアドレスカウンタ２２．２３の出力に基づいてローア
ドレス生成部１８．１９で生成したローアドレス１．２
またはカラムアドレス生成部２０．２１で生成したカラ
ムアドレス１゜２を選択してメモリアドレスバス２６，
２７を介してＤＲＡＭ１２．１３に、それぞれ出力する
。
クサであり、アドレスマルチプレクサ２４．２５はカラ
ムアドレスカウンタ２２．２３の出力に基づいてローア
ドレス生成部１８．１９で生成したローアドレス１．２
またはカラムアドレス生成部２０．２１で生成したカラ
ムアドレス１゜２を選択してメモリアドレスバス２６，
２７を介してＤＲＡＭ１２．１３に、それぞれ出力する
。
２８および２９はタイミング制御手段としてのタイミン
グ制御回路であり、タイミング制御回路２８．２９はシ
ステムアドレスバス１６からのアドレスにより＊ＲＡＳ
１．２、＊ＣＡＳ）、２、＊ＷＥ１．２および＊ＯＥ）
、２の各信号の出力を所定のタイミングとなるように制
御する。なお、システムデータバス１７はトランシーバ
３０を介してメモリデータバス１４に接続されている。
グ制御回路であり、タイミング制御回路２８．２９はシ
ステムアドレスバス１６からのアドレスにより＊ＲＡＳ
１．２、＊ＣＡＳ）、２、＊ＷＥ１．２および＊ＯＥ）
、２の各信号の出力を所定のタイミングとなるように制
御する。なお、システムデータバス１７はトランシーバ
３０を介してメモリデータバス１４に接続されている。
次に、動作を説明する。
第３図はＤＲＡＭＩ２からＤＲＡＭＩ３へのブロック転
送時のタイムチャートを示す。
送時のタイムチャートを示す。
第３図において、スタート信号でアクセス起動のかかっ
たシステムサイクルを第１サイクルとし、次に続くサイ
クルをそれぞれ第２．３．４．５゜６サイクルとすると
、第１サイクルのシステムアドレスバス）、６内のアク
セスモードがブロック転送を示すことにより第１サイク
ル以後、何らかの終了条件が成立するまではブロック転
送サイクルとなり、ＭＰＵ１５側のインターフェースは
解放される。
たシステムサイクルを第１サイクルとし、次に続くサイ
クルをそれぞれ第２．３．４．５゜６サイクルとすると
、第１サイクルのシステムアドレスバス）、６内のアク
セスモードがブロック転送を示すことにより第１サイク
ル以後、何らかの終了条件が成立するまではブロック転
送サイクルとなり、ＭＰＵ１５側のインターフェースは
解放される。
ＤＲＡＭ１２．１３側では第１サイクル後縁で＊ＲＡＳ
１と＊ＲＡＳ２がアサートされ、このタイミングでロー
アドレス１とローアドレス２がそれぞれストローブされ
る。次に、第２サイクル中縁で＊ＣＡＳ１がアサートさ
れ、このタイミングでカラムアドレスＣＡＬ−１がスト
ローブされる。
１と＊ＲＡＳ２がアサートされ、このタイミングでロー
アドレス１とローアドレス２がそれぞれストローブされ
る。次に、第２サイクル中縁で＊ＣＡＳ１がアサートさ
れ、このタイミングでカラムアドレスＣＡＬ−１がスト
ローブされる。
第２サイクル後縁で＊ＯＥ１をイネーブルし、＊ＣＡＳ
Ｉで規定されるアクセスタイムより第２サイクル後縁付
近でメモリデータバス１４上のリードライトデータＲＷ
Ｄ１が確定する。ＤＲＡＭＩ２はリードサイクルのみな
ので＊ＷＥ１はでない。
Ｉで規定されるアクセスタイムより第２サイクル後縁付
近でメモリデータバス１４上のリードライトデータＲＷ
Ｄ１が確定する。ＤＲＡＭＩ２はリードサイクルのみな
ので＊ＷＥ１はでない。
＊ＷＥ２は第２サイクル後縁より少し前でアサートして
おき、＊ＣＡＳ２を第２サイクル後縁より少し後でアサ
ートしてカラムアドレスＣＡ２−１とリードライトデー
タＲＷＤ１をストローブする。
おき、＊ＣＡＳ２を第２サイクル後縁より少し後でアサ
ートしてカラムアドレスＣＡ２−１とリードライトデー
タＲＷＤ１をストローブする。
＊ＲＡＳ１．２が一度アサートされたら、っぎからは＊
ＣＡＳ１．．２を１システムサイクルごとに制御する。
ＣＡＳ１．．２を１システムサイクルごとに制御する。
ページモードでこうした制御をすることにより１つのデ
ータ転送を１システムサイクルで実現することができる
。このように従来よりブロック転送を６倍も高速に行な
うことができる。
ータ転送を１システムサイクルで実現することができる
。このように従来よりブロック転送を６倍も高速に行な
うことができる。
なお、本実施例においては、２つのＤＲＡＭＩ２．１３
を設けるようにしたが、２つ以上のＤＲＡＭを設けて、
異なるＤＲＡＭ間でブロック転送を行なうようにしても
良い。
を設けるようにしたが、２つ以上のＤＲＡＭを設けて、
異なるＤＲＡＭ間でブロック転送を行なうようにしても
良い。
［発明の効果］
以上説明してきたように、本発明によれば、１つのデー
タ転送を１システムサイクルで実現することができるの
で、高速なブロック転送を行なうことができ、装置の処
理速度を向上させることができる。
タ転送を１システムサイクルで実現することができるの
で、高速なブロック転送を行なうことができ、装置の処
理速度を向上させることができる。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す図、
第３図はブロック転送のタイムチャート、第４図は従来
例を示すブロック図、 第５図は従来のメモリリードのタイムチャート、第６図
は従来のメモリライトのタイムチャート、第７図は従来
のブロック転送のタイムチャートである。 図中、 １１・・・ＤＲＡＭコントローラ（コントローラ）１２
．１３・・・ＤＲＡＭ （主記憶）、１４・・・メモリ
データバス（データバス）、１５・・・ＭＰＵ。 １６・・・システムアドレスバス、 １７・・・システムデータバス、 １８．１９・・・ローアドレス生成部 （ローアドレス生成手段）、 ２０．２１・・・カラムアト生成部 （カラムアドレス生成手段） ２２．２３・・・カラムアドレスカウンタ（計数手段）
、 ２４．２５・・・アドレスマルチプレクサ（選択手段）
、 ２６．２７・・・メモリアドレスバス、２８．２９・・
・タイミング制御回路 （タイミング制御手段）、 ３０・・・トランシーバ。
例を示すブロック図、 第５図は従来のメモリリードのタイムチャート、第６図
は従来のメモリライトのタイムチャート、第７図は従来
のブロック転送のタイムチャートである。 図中、 １１・・・ＤＲＡＭコントローラ（コントローラ）１２
．１３・・・ＤＲＡＭ （主記憶）、１４・・・メモリ
データバス（データバス）、１５・・・ＭＰＵ。 １６・・・システムアドレスバス、 １７・・・システムデータバス、 １８．１９・・・ローアドレス生成部 （ローアドレス生成手段）、 ２０．２１・・・カラムアト生成部 （カラムアドレス生成手段） ２２．２３・・・カラムアドレスカウンタ（計数手段）
、 ２４．２５・・・アドレスマルチプレクサ（選択手段）
、 ２６．２７・・・メモリアドレスバス、２８．２９・・
・タイミング制御回路 （タイミング制御手段）、 ３０・・・トランシーバ。
Claims (1)
- 【特許請求の範囲】 ページ機能を有する複数の主記憶（１２）、（１３）に
共通のデータバス（１４）を接続して主記憶（１２）、
（１３）の制御を行なうコントローラ（１１）内に前記
主記憶（１２）、（１３）ごとにローアドレスを生成す
るローアドレス生成手段（１８）、（１９）と、カラム
アドレスを生成するカラムアドレス生成手段（２０）、
（２１）と、カラムアドレスを計数する計数手段（２２
）、（２３）と、該計数手段（２２）、（２３）の出力
によりローアドレスまたはカラムアドレスを選択して出
力する選択手段（２４）、（２５）と、ローアドレスス
トローブ、カラムアドレスストローブ、ライトイネーブ
ルおよびアウトプットイネーブルの各信号の出力を所定
のタイミングに制御するタイミング制御手段（２８）、
（２９）を設けて、 ローアドレスの供給後データの転送ごとにカウントアッ
プしながら前記主記憶（１２）、（１３）にカラムアド
レスを供給してブロック転送を行なうことを特徴とする
主記憶の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029194A JPH03232031A (ja) | 1990-02-08 | 1990-02-08 | 主記憶の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029194A JPH03232031A (ja) | 1990-02-08 | 1990-02-08 | 主記憶の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232031A true JPH03232031A (ja) | 1991-10-16 |
Family
ID=12269390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029194A Pending JPH03232031A (ja) | 1990-02-08 | 1990-02-08 | 主記憶の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03232031A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076083A (ja) * | 1993-03-22 | 1995-01-10 | Compaq Computer Corp | 単一デバイスから同期形成された全ｄｒａｍアドレス及び制御信号を持つメモリ制御器 |
-
1990
- 1990-02-08 JP JP2029194A patent/JPH03232031A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076083A (ja) * | 1993-03-22 | 1995-01-10 | Compaq Computer Corp | 単一デバイスから同期形成された全ｄｒａｍアドレス及び制御信号を持つメモリ制御器 |
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