JPH036763A - Ｄｒａｍ型メモリ装置間の高速データ転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明はＤＲＡＭ　（ダイナミックＲＡＭ）素子を使
用した複数のメモリ装置間に、いわゆるＤＭＡ　（ダイ
ナミック・メモリ・アクセス）方式により高速のデータ
転送を行わせる方法に関するもので、 特にＤＲＡＭのリフレッシュのための転送待ちを極力少
なくし得るようにしたＤＲＡＭ型メモリ装置間の高速デ
ータ転送方法に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。

【従来の技術】

第５図はこの種のＤ　ＲＡ　Ｍ型メモリ装置を備えたソ
ステムの概略の構成例を示す。同図においてはＣＰＵＩ
とメモリ装置３．および４とが、従来ではバス２を介し
て接続されている。（但し本発明ではバスが２Ａに置換
わる。）５，６はそれぞれこの各メモリ装置３．４の主
体となるＤＲＡＭであり、この例ではＤＲＡＭ５と６と
の間でＤＭＡ（のデータ転送）を行うものとする。 第６図は第５図におけるＤＭＡに関わる手段の従来の詳
細構成例を示す。第６図において、７Ａ。 ７Ｂは各メモリ装置３．４内に設けられたりフレッシュ
タイマで、それぞれＤＲＡＭ５．６をリフレッシュすべ
き旨の要求（リフレッシュ要求という）７Ａ１．　７８
１を互に独立に所定周期で出力する。 ９Ａはメモリ装置３内に設けられたメモリ制御部でバス
２を介してＣＰＵＩからのアクセス信号としてのリード
またはライト信号１１または１２並びにアドレス１３を
入力してＤＲＡＭ５へ直接のアクセス信号としてのメモ
リリード信号またはメモリライト信号１５または１６並
びにメモリアドレス１７を与えると共に、リフレッシュ
タイマ７Ａからのりフレッシュ要求７Ａ１を入力し、そ
の入力時点またはこの時点にＤ　ＲＡ　Ｍ　５の読み書
きが行われているときはこの読み書きの直近の区切りの
時点にＤＲＡＭ５をリフレッシュする。 またこのメモリ制御部９Ａは後述のＤＭＡ制御部１０が
ＤＲＡＭ５をアクセスするときは、ＤＭＡ制御部１０の
このアクセス状態を示す信号１０ａを入力し、このとき
りフレッシュ要求７Ａ１を人力したときは前記と同様に
ＤＲＡＭ５の読み書きの直近の区切りの時点にＤＲＡＭ
５をリフレッシュする。 ９Ｂはメモリ装置４内に設けられたメモリ制御部で、バ
ス２を介してＣＰＵＩまたはＤＭＡ制御部１０から与え
られたアクセス信号としてのリード信号またはライト信
号１１または１２並びにアドレス１３を入力して、ＤＲ
ＡＭ６へ直接のアクセス信号としてのメモリリード信号
またはメモリライト信号１５または１６並びにメモリア
ドレス１７を与えると共に、リフレッシュタイマ７Ｂか
らのリフレッシュ要求７Ｂｌを入力し、その入力時点ま
たはこの時点にＤＲＡＭ６の読み書きが行われていると
きはこの読み書きの直近の区切りの時点にＤＲＡＭ６を
リフレッシュする。 ＩＯはメモリ装置３内に設けられたＤ　Ｍ　Ａ　ｉ制御
部でＣＰＵＩからメモリ装π３と４との間でＤＭＡを行
うべき旨の指令、データ転送の方向、および転送データ
の領域指定等を入力し、自メモリ装置３のＤＲＡＭ５ヘ
アクセス信号としてのメモリリード信号またはメモリラ
イト信号１５または】６並びにメモリアドレス１７を出
力すると共に、ハス２ヘメモリ装置４をアクセスするた
めのリード信号またはライト信号１１または１２並びに
アドレス１３を出力する。 なおりＲＡＭ５．６に対するデータ伝送はデータバス１
４を介しそれぞれデータラッチ１８Ａ、１８Ｂを用いて
行われる。 次にメモリ装置３のＤＲＡＭ５からメモリ装置４のＤＲ
ＡＭ６へＤＭＡによるデータ転送を行う場合の第６図の
動作を以下に説明する。 （１）ＣＰ［ＪｌはＤＭＡ制御部１０にデータの転送方
向、ＤＲＡＭ５の転送元アドレス、アドレスバス１３に
出力する転送先アドレス等の制御情報を設定する。具体
的には、Ｄ　Ｍ　Ａ　！ＩＪ御部１０内の図外の転送元
アドレスレジスタや、転送先アドレスレジスタ等へ数値
を設定する。 （２）　Ｄ　Ｍ　Ａ　’ＩＩ御部１０はＤＲＡＭ５にメ
モリリード信号１５．メモリアドレス１７を出力し、Ｄ
ＲＡＭ５のデータのリードを行い、自メモリ装置３のデ
ータラッチ１８Ａへデータを取込む。 （３）　Ｄ　Ｍ　Ａ制御部１０は、転送先のアドレスを
アドレスバス１３に出力するとともにメモリ装置３内の
デークラッチ１８Ａのデータをデータバス１４へ出力し
、ライト信号１２も出力する。 （４）メモリ装置４ではメモリ制御部９Ｂがバス２上の
ライト信号１２．アドレスバス１３を基にＤＲＡＭ６へ
データを書込む。このライト時にはメモリ装置４のデー
タラッチ１８Ｂを必要に応じてラッチする。 上述のような（１）〜（４）の一連のＤＭＡデータ転送
の動作においてＤＲＡＭ５．６にメモリリフレッシュの
動作が入ると、データ転送中にリフレッシュ待ち時間が
入り込む。 第７図はＤＲＡＭ５からＤＲＡＭ６へのＤＭＡによるデ
ータ転送が行われる際のタイムチャートの例を示す。同
図ではＤＲＡＭ５のリード後、そのデータを逐次データ
バス１４へ出力し、ＤＲＡＭ６においてこのデータのラ
イトが行われる。この例ではＤＲＡＭ５の２回目のリー
ド動作が終了後、ＤＲＡＭ５に対するリフレッシュ動作
が入り、３回目のリード、つまり次のデータをデータバ
ス１４へ出力するタイミングが遅れる。またＤＲＡＭ６
においても、３回目のライト動作が終了後、ＤＲＡＭ６
のリフレッシュ動作が入り、４回目のデータライトが遅
れる。この例では６個のデータ転送のうち、ＤＲＡＭ５
及びＤＲＡＭ６のそれぞれにリフレッシュが１回発生し
ている。 このようにＤＲＡ、Ｍ５，６に対しては一定時間内に通
常のリード、ライトとは異なったリフレ・ンシュを行う
ことによってデータの保存が行われる。 第６図の構成ではリフレッシュタイマ７Ａ、７Ｂがリフ
レッシュ時間の監視を行いメモリ制御部９Ａ９Ｂにリフ
レッシュ要求７Ａ１．　７８１を送り、リフレッシュが
実行される。

【発明が解決しようとする課題】

上述の説明かられかるように、ＤＲＡＭ素子を使用した
複数のメモリ装置間のＤＭＡにおいては、従来はＤＲＡ
Ｍ素子のリフレッシュの同期がとられずに、個々のメモ
リが独自のタイミングでリフレッシュを行っているので
、各々のメモリ装置においてメモリアクセスとりフレッ
シェの競合が発生し、転送速度が著しく低下するという
問題があった。 そこで本発明はこの課題を解決するため、複数のメモリ
装置がＤＭＡと同期を取りながら、同時にＤＲＡＭ素子
のリフレッシュを行うことができるようにしたＤＲＡＭ
型メモリ装置間の高速データ転送方法を提供することに
より前記の問題を解消することを課題とする。

【課題を解決するための手段】

前記の課題を解決するために本発明の方法は、ｒＣＰＵ
　（１など）と、 このＣＰＵから共通のバス（２Ａなど）を介してアクセ
スされるメモリ装置であって、ＤＲＡＭ（５，′６など
）、所定の周期でリフレッシュ要求（７Ａｌ、　　７Ｂ
１など）を出力するリフレッシュタイマ（７Ａ、７８な
ど）、少なくともこのリフレッシュ要求に基づいて、こ
の要求の出力後の直近の時点で、かつこのＤＲＡＭの読
み書きの区切りの時点にこのＤＲＡＭをリフレ・ンシュ
するリフレッシユ手段（メモリ制御部９１Ａ、　　９１
Ｂなど）、を持つ複数のメモリ装！（３，４など）と、 前記ＣＰＵの指令に基づいてこの指令で指定された前記
メモリ装置間にＤＭＡデータ転送を行わせるＤＭＡ制御
手段（ＤＭＡ制御部１０１など）と、を備えたシステム
において、 前記ＤＭＡデータ転送の際は、（ＤＭＡ制御部１０１を
介し、ＤＭＡモード信号２０などを用いて）前記メモリ
装置内で出力される前記リフレッシュ要求を無効とし、
（リフレッシュタイマ７Ａ、ＤＭＡ制御部１０１．リフ
レッシュタイミング発生部などを介し）前記ＤＭＡデー
タ転送の区切りの時点で、かつ前記メモリ装置のＤＲＡ
Ｍのリフレッシュの有効な所定の最大時間間隔以内の時
点ごとに、当該のＤＭＡデータ転送に関わる各メモリ装
置のりフレッシュ手段へ同時に、前記リフレッシュ要求
に代わる新たなりフレッシュ要求（リフレッシュ・タイ
ミング信号１９など）を与えるようにｊするものとする
。

【作　用】

ＤＭＡと同期をとったバス２Ａ上のリフレッシュ・タイ
ミング信号１９により、複数のメモリ装置のＤＲＡＭの
りフレンシュが同時に行われるので、リフレッシュによ
り転送が待たされる時間を減少できる。

【実施例】

以下第１図ないし第４図に基づいて本発明の詳細な説明
する。第１図は本発明の一実施例としての詳細構成を示
すブロック図で第６図に対応するものである。 第１図の構成において第６図と異なる点を述べると、新
たなバス２Ａにはリフレッシュ・タイミング信号１９を
伝える信号線、およびＤＭＡモード信号２０を伝える信
号線が新設されている。 またメモリ装置３においてはメモリ制御部が９１Ａに置
換っている。この制御部９１ＡはＣＰＵＩからこのメモ
リ装置３へのアクセスが行われるときはリフレッシュタ
イマ７Ａのリフレッシュ要求７八１を人力して従来のメ
モリ制御部９Ａ（第６図）と同様にリフレッシュ動作を
行うが、ＤＭＡの際はバス２ＡからＤＭＡモード信号２
０を入力すると、リフレッシュタイマ７Ａからの直接の
リフレッシュ要求７Ａ１を無視して、ハス２Ａからのり
フレッシュ・タイミング信号１９の入力時点にＤＲＡＭ
５のリフレッシュを行う。 またＤＭＡｆｆ１ＩＩ御部が１０１に置換っている。こ
のＤＭＡ制御部１０１がＣＰＵＩの指令により行うＤＭ
Ａの制御動作は従来のＤＭＡ制御部１０（第６図）と同
様であるが、新たなりＭＡ制御部１０１は、ＤＭＡの際
、ＤＭＡモードである旨を示すＤＭＡモード信号２０を
バス２Ａに出力すると共に、リフレッシュタイマ７への
リフレッシュ要求７Ａ１を入力したときはＤＭＡのデー
タ転送の適切な区切りの時点であって、ＤＲＡＭ５また
は６のリフレッシュ上許容される最大の待ち時間以内の
適切な時点ごとに、リフレッシュ・タイミング信号発生
部２１を介してバス２Ａヘリフレ・ノシュ・タイミング
信号１９を出力させる。 またメモリ装置４においてはメモリ制御部が９１Ｂに置
換っている。このメモリ制御部９１Ｂはメモリ装置３の
メモリ制御部９１Ａと同じ機能を持つもので、バス２Ａ
からＤＭＡモード信号２０を入力しないときは、自メモ
リ装置内のリフレッシュタイマ７Ｂの出力するタイミン
グ要求７Ｂ１を入力して従来のメモリ制御部９Ｂ（第６
図）と同様にＤＲＡＭ６のリフレッシュを行うが、ＤＭ
Ａモード信号２０を入力したときはバス２Ａからのリフ
レッシュ・タイミング信号１９の入力時点にＤＲＡＭ６
のリフレッシュを行う。 従って第１図ではＤＭＡの際はバス２八に出力されたリ
フレッシュ・タイミング信号１９に同期して同時にＤＲ
ＡＭ５．６のりフレッシュが行われる。 第２図はメモリ装置３のＤＲＡＭ５からメモリ装置４の
ＤＲＡＭ６へのＤＭＡによるＤＭＡ転送のタイムチャー
トの例を示したもので、第７図とデータの転送方向は同
じである。この場合、ＤＲＡＭ５において２個のデータ
をリードした後、リフレッシュタイミング信号１９が出
力され、ＤＲＡＭ５及びＤＲＡＭ６のリフレッシュが同
時に行われる。 第３図、第４図はりフレッシュタイマ７Ａから発生する
リフレッシュ要求７Ａｌとハス２Ａへ出力されるリフレ
ッシュ・タイミング信号１９とのタイミングの関係例を
示す。第３図、第４図に示すように、データ転送の区切
りのよいところ（第３図ではＤＲＡＭ５の２回目のリー
ド後、第４図では同じく４回目のリード後）でリフレッ
シュ・タイミング信号１９が出力されている。この場合
、ＤＲＡＭ５．６のリフレッシュが確実に行われるため
に、リフレッシュタイマ７Ａから出力されるリフレッシ
ュ要求７Ａ１の出力時点からバス２八に出力されるリフ
レッシュ・タイミング信号１９の出力時点までの最大の
待ち時間を所定時間以下に納める必要がある。

【発明の効果】

本発明によれば、メモリ装置間のＤＭＡデータ転送の際
、この転送に関わる各メモリ装置に共通のリフレッシュ
タイマを用い、このタイマからのリフレッシュ要求の出
力時点から、ＤＭＡの区切りの時間迄、所定時間以下の
遅延を行って当該の各メモリ装置のＤＲＡＭを同時にリ
フレッシュすることとしたので、 ＤＭＡデータ転送に関わる複数のＤＲＡＭのリフレッシ
ュが同時に行われることによって、各々のＤＲＡＭのリ
フレッシュが独立に行われる場合に比べて、リフレ・ン
シュによりデータ転送が待たされる確率が著しく減少す
る効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例としての構成を示すブロック
図、 第２図は同じく第１図のＤＭＡ動作を示すタイミングチ
ャート、 第３図、第４図は同じ＜ＤＭＡにおけるリフレッシュ・
タイミング信号の異なる待ち状態を示すタイミングチャ
ート、 第５図はシステムの概略構成例を示すブロック図、 第６図は第１図に対応する従来のブロック図、第７図は
、第６図のＤＭＡ動作例を示すタイミングチャートであ
る。 ｘ：ｃｐｕ、２Ａ　：バス、３，４；メモリ装置、５．
６：ＤＲＡＭ、７Ａ、７８　　：リフレッシュタイマ、
７八１，７Ｂ１：リフレッシュ要求、９１＾、９１Ｂ　
　：メモリ制御部、１０１＋ＤＭＡ制御部、１１：リー
ド信号、１２ニライト信号、１３ニアドレスハス（アド
レス）、１４：データバス、１５：メモリリード信号、
１６ニメモリライト信号、１７：メモリアドレス、１８
Ａ、１８Ｂ　　：データラッチ、１９：リフレッシュ・
タイミング信号、２０：ＤＭＡモード信号、２１：リフ
レッシュ・タイミング信号発生部。 ＤＲＡＭ５の會カイ乍 リ一１１　　リー１″２　　リフレッシュオ　３図 第４図 矛５図

Claims (1)

1. 【特許請求の範囲】 １）ＣＰＵと、 このＣＰＵから共通のバスを介してアクセスされるメモ
   リ装置であって、ＤＲＡＭ、所定の周期でリフレッシュ
   要求を出力するリフレッシュタイマ、少なくともこのリ
   フレッシュ要求に基づいて、この要求の出力後の直近の
   時点で、かつこのＤＲＡＭの読み書きの区切りの時点に
   このＤＲＡＭをリフレッシュするリフレッシュ手段、を
   持つ複数のメモリ装置と、 前記ＣＰＵの指令に基づいてこの指令で指定された前記
   メモリ装置間にＤＭＡデータ転送を行わせるＤＭＡ制御
   手段と、を備えたシステムにおいて、 前記ＤＭＡデータ転送の際は、前記メモリ装置内で出力
   される前記リフレッシュ要求を無効とし、前記ＤＭＡデ
   ータ転送の区切りの時点で、かつ前記メモリ装置のＤＲ
   ＡＭのリフレッシュの有効な所定の最大時間間隔以内の
   時点ごとに、当該のＤＭＡデータ転送に関わる各メモリ
   装置のリフレッシュ手段へ同時に、前記リフレッシュ要
   求に代わる新たなリフレッシュ要求を与えるようにした
   ことを特徴とするＤＲＡＭ型メモリ装置間の高速データ
   転送方法。