JPH06103148A - ライトバッファ - Google Patents

Abstract

(57)【要約】 【構成】ライトデータ保持部７〜１０はアドレスバスａ
とデータバスｂ，ｃを通じてプロセッサ２，３に接続さ
れ、アドレスバスｄ，ｆとデータバスｅを通じてアドレ
スラッチ１４，１６とデータラッチ１５に接続される。
アドレスバッファ１１はアドレスバスａとアドレスバス
ｄとを接続し、データバッファ１２はメモリ装置４とデ
ータバスｃを接続している。 【効果】ページモードを使用するメモリ装置に対してな
るべく同一のロウアドレスとなるようにデータの書き込
み順序を変更できる。これにより従来のライトバッファ
よりも高速にデータの書き込みを行なえる効果がある。
また複数のプロセッサを使用する装置においても性能低
下を低減する効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はライトバッファに関し、
特にダイナミックラムを使用したメモリを使用する場合
のデータの読み出し／書き込み動作の制御方式に関す
る。

【０００２】

【従来の技術】従来、プロセッサとメモリの間に置かれ
るライトバッファは単純なＦＩＦＯ形式であり、プロセ
ッサから送られてきた書き込みデータを保持し、保持し
ている順番に書き出す機能しかなかった。また、ライト
バッファにデータが保持されている場合にプロセッサが
メモリからデータを読み出す動作を行う場合、ライトバ
ッファが保持しているデータをすべてメモリに書き出し
てから読み出し動作を行っていた。

【０００３】

【発明が解決しようとする課題】メモリ装置においてダ
イナミックラムを記憶素子として使用する場合、メモリ
素子へ与えるアドレスはロウアドレス，カラムアドレス
の２つのアドレスに分けて与える必要がある。通常はロ
ウアドレス，カラムアドレスの順にアドレスを与えアク
セスするが、前後のアクセスでロウアドレスが同一アド
レスであれば、後のアクセスはカラムアドレスを変更す
るだけでアクセス出来る。このとき、ロウアドレス，カ
ラムアドレスの２つのアドレスを与えて通常モードアク
セスでアクセスするよりも、カラムアドレスのみを与え
てアクセスするページモードアクセスによる方が早くア
クセス出来る。

【０００４】このようなダイナミックラムの特性を生か
す為に、通常、前後のアクセスにおいてアドレスを比較
しロウアドレスの一致する場合ロウアドレスを与えない
ような制御をする。これによりメモリのアクセス速度を
早くすることが出来る。

【０００５】従来、上記したロウアドレス一致の判定を
メモリ制御部で行っていた。この場合、メモリを単一プ
ロセッサが独占し、かつ前後のアクセスでロウアドレス
が一致しないと効果が発揮できないという欠点がある。
つまり、複数のプロセッサがメモリを共有する場合に同
時にメモリへアクセスしたとき、ロウアドレスが一致せ
ず効果を発揮できない。

【０００６】また、プロセッサとメモリの間に書き込み
データを一時的に保持するライトバッファでは、プロセ
ッサが書き込んだ順にメモリへ書き出す場合もロウアド
レスが一致していないと効果を発揮できないという欠点
がある。

【０００７】

【課題を解決するための手段】本発明のライトバッファ
は、直前にメモリ装置に対して行われたアクセス動作の
アドレスを保持する手段と，保持したアドレスと次に行
うアクセス動作のアドレスのロウアドレスとなる部分を
比較する手段と，前記メモリ装置へのアクセス動作にロ
ウアドレスが前回のアクセス動作のロウアドレスと一致
することを前記メモリ装置へ報告する手段とを有する。

【０００８】また、本発明のライトバッファは、保持さ
れている複数の書き込みデータの書き込みアドレスと直
前のアクセス動作のアドレスのロウアドレスとなる部分
を比較する手段と，保持されている書き込みデータをメ
モリ装置へ書き込む場合に前回のアクセス動作とロウア
ドレスとなる部分が同じであるデータから優先して書き
込む手段とを有する。

【０００９】さらに、本発明のライトバッファは、保持
されているデータの書き込みアドレスとプロセッサが読
み出そうとするアドレスを比較する手段を有し、メモリ
への書き込み後もデータ保持することにより、プロセッ
サからのアクセス動作によりアドレスの一致するデータ
を読み出す。

【００１０】

【実施例】次に、本発明の実施例を図面を参照し説明す
る。

【００１１】図１は本発明によるライトバッファの一実
施例を示す説明図である。同図においてライトバッファ
１はプロセッサ２，３とメモリ装置４の間に接続され
る。ここでは簡単のために接続するプロセッサを２個と
し、メモリ装置を１個とする。

【００１２】ライトバッファ１は、ライトデータ保持部
７〜１０，アドレスバッファ１１，リードデータバッフ
ァ１２，アドレスラッチ１４および１６，アドレス比較
部１７，データラッチ１５，バス調停部１８，ライトバ
ッファ制御部１３により構成され、ライトデータ保持部
７〜１０はアドレスバスａとデータバスｂ，ｃを通じて
プロセッサ２，３に接続され、アドレスバスｄ，ｆとデ
ータバスｅを通じてアドレスラッチ１４，１６とデータ
ラッチ１５に接続される。アドレスバッファ１１はアド
レスバスａとアドレスバスｄとを接続し、データバッフ
ァ１２はメモリ装置４とデータバスｃを接続している。

【００１３】ライトデータ保持部７〜１０は各々個別に
１ワードのデータとアドレスを保持でき、未書き込み表
示フラグ１９〜２２のフラグレジスタをもつ。

【００１４】アドレスバッファ１１とリードデータバッ
ファ１２はプロセッサ２，３がリード動作を行う場合に
機能する。

【００１５】アドレスラッチ１４はメモリ装置４に与え
るアドレスをメモリアクセス動作期間中保持する。アド
レスラッチ１６は直前のメモリアクセス動作のアドレス
を保持し、メモリアクセス動作終了と同時に新しいアド
レスに切り替えられる。

【００１６】アドレス比較器１７はアドレスラッチ１４
とアドレスラッチ１６のロウアドレスに相当する部分を
比較し、メモリアクセス動作時に同一ロウアドレスであ
ることをメモリ装置４に報告する。

【００１７】データラッチ１５はメモリライトアクセス
動作期間中メモリ装置４に与える書き込みデータを保持
する。

【００１８】バス調停部１８はプロセッサ２，３のいず
れがライトバッファ１を使用するかを調停する。

【００１９】ライトバッファ制御部１３はライトデータ
保持部７〜１０の読み出し／書き込みの制御を行う。

【００２０】また、メモリ装置４はメモリ制御部５とメ
モリ素子部６より構成される。メモリ素子部６はダイナ
ミックラムにより構成される記憶素子の集まりである。
メモリ制御部５はライトバッファ１よりアドレス，デー
タを受取りメモリ素子部６に書き込み機能と、ライトバ
ッファ１よりアドレスを受取りメモリ素子部６よりデー
タを読み出す機能とを有し、ライトバッファ１のアドレ
ス比較器１７の出力状態によりページモードアクセスか
ノーマルモードアクセスを選択し、メモリ素子部６への
アクセスを行う。

【００２１】次に、上記のライトバッファ１の動作を説
明する。

【００２２】（１）プロセッサ２またはプロセッサ３が
ライト動作をし、ライトデータ保持部７〜１０に空があ
る場合。

【００２３】仮にプロセッサ２がライト動作要求をしラ
イトデータ保持部７が未書き込みデータを持っていない
場合、プロセッサ２がライト動作の要求をバス調停部１
８に要求し、ライドバッファ１内部のバスａ，ｂ，ｃが
使用されていなければバス調停部１８はプロセッサ２に
ライト動作を許可する。

【００２４】ライト動作を許可されたプロセッサ２はア
ドレスバスａにライトアドレスを出力しデータバスｂに
ライトデータを出力する。ライト動作要求を受信したラ
イトデータ保持部７〜１０はライトデータを保持してい
ない場合、ライトデータ受取り可能であることをライト
バッファ制御部１３へ出力する。

【００２５】ライトバッファ制御部１３は空いているラ
イトデータ保持部７を選択し書き込みを指示する。これ
により書き込みを指示されたライトデータ保持部７はア
ドレスバスａとデータバスｂ上のアドレスとデータを保
持しサイクルを終了させ、未書き込み表示フラグ１９を
セットする。

【００２６】（２）プロセッサ２またはプロセッサ３が
ライト動作をし、ライトデータ保持部７〜１０に同一ア
ドレスのデータがある場合。

【００２７】仮にプロセッサ２がライト動作要求をしラ
イトデータ保持部７が同一アドレスのデータを持つ場
合、プロセッサ２がライト動作の要求をバス調停部１８
に要求し、ライトバッファ１内部のバスａ，ｂ，ｃが使
用されていなければバス調停部１８はプロセッサ２にラ
イト動作を許可する。

【００２８】ライト動作を許可されたプロセッサ２はア
ドレスバスａにライトアドレスを出力しデータバスｂに
ライトデータを出力する。ライト動作要求を受信したラ
イトデータ保持部７はアドレスの一致するライトデータ
を保持しているので、ライトデータの受取りが可能であ
ることをライトバッファ制御部１３へ出力する。

【００２９】ライトバッファ制御部１３はライトデータ
保持部７へ書き込みを指示する。これにより書き込みを
指示されたライトデータ保持部７はデータバスｂ上のデ
ータを保持しサイクルを終了させ、未書き込み表示フラ
グ１９をセットする。

【００３０】（３）プロセッサ２またはプロセッサ３が
ライト動作をし、すべてのライトデータ保持部７〜１０
に未書き込みのデータがある場合。

【００３１】仮にプロセッサ２がライト動作要求をした
場合、プロセッサ２がライト動作の要求をバス調停部１
８に要求し、ライドバッファ１内部のバスａ，ｂ，ｃが
使用されていなければバス調停部１８はプロセッサ２に
ライト動作を許可する。

【００３２】ライト動作を許可されたプロセッサ２はア
ドレスバスａにライトアドレスを出力しデータバスｂに
ライトデータを出力する。ライト動作要求を受信したラ
イトデータ保持部７〜１０はアドレスの一致しない未書
き込みデータを保持しているので、ライトデータ受取り
不可能であることをライトバッファ制御部１３へ出力す
る。またライトデータ保持部７〜１０はアドレスバスｆ
より前回メモリ装置４とアクセスしたアドレスを知り、
保持しているアドレスと比較しロウアドレスの一致不一
致をライトバッファ制御部１３へ通知する。

【００３３】これによりライトバッファ制御部１３はラ
イトデータ保持部７〜１０のうち１個を選択し書き出し
を指示する。この場合ロウアドレスの一致する保持デー
タの書き出しを優先させる。

【００３４】仮にライトデータ保持部８が選択された場
合、ライトデータ保持部８はアドレスバスｂへ書き出し
アドレスを、データバスｅへ書き出しデータを出力し、
未書き込み表示フラグ２０をリセットする。アドレスバ
スｄに出力されたアドレスはアドレススラッチ１４に保
持され、データバスｅに出力されたデータはデータラッ
チ１５に保持される。これらをメモリ装置４へ出力しメ
モリへ書き込む。そして、ライトバッファ制御部１３は
ライトデータ保持部８に書き込みを指示する。これによ
り書き込みを指示されたライトデータ保持部８はアドレ
スバスａとデータバスｂ上のアドレスとデータを保持し
サイクルを終了させ、未書き込み表示フラグ２０をセッ
トする。

【００３５】（４）プロセッサ２またはプロセッサ３が
リード動作をし、リードアドレスがいずれかのライトデ
ータ保持部７〜１０のアドレスと一致する場合。

【００３６】仮にプロセッサ２がリード動作要求をした
場合、プロセッサ２がライト動作の要求をバス調停部１
８に要求し、ライトバッファ１内部のバスａ，ｂ，ｃが
使用されていなければバス調停部１８はプロセッサ２に
リード動作を許可する。

【００３７】リード動作を許可されたプロセッサ２はア
ドレスバスａにリードアドレスを出力する。リード動作
要求を受信したライトデータ保持部７〜１０はアドレス
バスａと自身が保持するデータのアドレスを比較する。

【００３８】この時、仮にライトデータ保持部９でアド
レスが一致すれば、データの供給が可能であることをラ
イドバッファ制御部１３へ出力する。これによりライト
バッファ制御部１３はメモリへのリード動作を行なわな
い。これと同時にライトデータ保持部９はデータバスｃ
にデータを出力する。そしてデータバスｃに出力された
データをプロセッサ２が受取り、サイクルを終了する。

【００３９】（５）プロセッサ２またはプロセッサ３が
リード動作をし、リードアドレスがすべてのライトデー
タ保持部７〜１０のアドレスと一致しない場合。

【００４０】仮にプロセッサ２がリード動作要求をした
場合、プロセッサ２がライト動作の要求をバス調停部１
８に要求し、ライトバッファ１内部のバスａ，ｂ，ｃが
使用されていなければバス調停部１８はプロセッサ２に
リード動作を許可する。

【００４１】リード動作を許可されたプロセッサ２はア
ドレスバスａにリードアドレスを出力する。リード動作
要求を受信したライトデータ保持部７〜１０はアドレス
バスａと自身が保持するデータのアドレスを比較する。
一致するアドレスをライトデータ保持部７〜１０が保持
していないので、データの供給が不可能であることをラ
イトバッファ制御部１３へ出力する。

【００４２】ライトバッファ制御部１３はアドレスバッ
ファ１１を通してリードアドレスをアドレセバスｄに出
力し、アドレスラッチ１４を通してメモリ装置４に出力
する。しかる後、メモリ装置４から読み出されたデータ
はデータバッファ１２を通しデータバスｃに出力され
る。データバスｃ出力されたデータをプロセッサ２が受
取り、サイクルを終了する。

【００４３】（６）ライトデータ保持部７〜１０単体の
書き込み動作。

【００４４】ライトデータ保持部７〜１０は上述したよ
うにすべてのライトデータ保持部７〜１０がデータを保
持しプロセッサ２，３からライト動作要求がきた場合に
はデータの書き出しを行うが、この場合以外にも未書き
込みのデータがライトデータ保持部７〜１０に存在し、
メモリ装置４へこ前アクセスのロウアドレスを保持して
いるアドレスのロウアドレスが一致した場合は書き出し
を行う。

【００４５】これはアドレスバスｆにメモリ装置４への
前アクセスのロウアドレスが常時出力されており、アド
レスバスｆトライトデータ保持部７〜１０が保持してい
るアドレスのロウアドレスを比較し、その結果をライト
バッファ制御部１３が検出し、書き出しを指示すること
により行われる。このとき未書き込みを表示フラグ１９
〜２２はリセットされる。

【００４６】

【発明の効果】以上説明したように、本発明によるライ
トバッファによれば、ページモードを使用するメモリ装
置に対してなるべく同一のロウアドレスとなるようにデ
ータの書き込み順序を変更できる。これにより従来のラ
イトバッファよりも高速にデータの書き込みを行なえる
効果がある。また複数のプロセッサを使用する装置にお
いても性能低下を低減する効果がある。ここでは４個の
ライトデータ保持部を持つライトバッファにおいて説明
したが、これ以外の個数のライトデータ保持部を持つラ
イトバッファにおいても本発明が有効であることは言う
までもない。

【図面の簡単な説明】

【図１】本発明の一実施例を示す説明図。

【符号の説明】

１ ライトバッファ ２，３ プロセッサ ４ メモリ装置 ７〜１０ ライトデータ保持部 １１ アドレスバッファ １２ データバッファ １３ ライトバッファ制御部 １４，１６ アドレスラッチ １５ データラッチ １７ アドレス比較器 １８ バス調停部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 プロセッサとメモリ装置間に置かれる書
   き込みデータを一時的に保持するライトバッファにおい
   て、直前にメモリ装置に対して行われたアクセス動作の
   アドレスを保持する手段と，保持したアドレスと次に行
   うアクセス動作のアドレスのロウアドレスとなる部分を
   比較する手段と，前記メモリ装置へのアクセス動作にロ
   ウアドレスが前回のアクセス動作のロウアドレスと一致
   することを前記メモリ装置へ報告する手段とを有するこ
   とを特徴とするライトバッファ。
2. 【請求項２】 請求項１記載のライトバッファにおい
   て、保持されている複数の書き込みデータの書き込みア
   ドレスと直前のアクセス動作のアドレスのロウアドレス
   となる部分を比較する手段と，保持されている書き込み
   データをメモリ装置へ書き込む場合に前回のアクセス動
   作とロウアドレスとなる部分が同じであるデータから優
   先して書き込む手段とを有することを特徴とするライト
   バッファ。
3. 【請求項３】 請求項１または２記載のライトバッファ
   において、保持されているデータの書き込みアドレスと
   プロセッサが読み出そうとするアドレスを比較する手段
   を有し、メモリへの書き込み後もデータ保持することに
   より、プロセッサからのアクセス動作によりアドレスの
   一致するデータを読み出す事を特徴とするライトバッフ
   ァ。