JP2550493B2 - 入出力制御装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、入出力装置から送られたデータをバッフ
ァリングして主記憶装置へ書き込む機能を持った入出力
制御装置に関するものである。

［従来の技術］ 第３図は従来の入出力制御装置の構成を示すブロック
図である。図において、１は入出力制御装置、２はデー
タを記憶する主記憶装置、３は入出力制御装置１あるい
は他のデータ処理装置と主記憶装置２との間のデータ転
送を行うメモリバス、４及び５は入出力装置Ａ及び入出
力装置Ｂ、６及び７はそれぞれ入出力装置A4及び入出力
装置B5からのデータを一時格納するバッファメモリＡ及
びバッファメモリＢ、８及び９はバッファメモリA6及び
バッファメモリB7に格納された連続するデータの主記憶
アドレスを保持するアドレスレジスタＡ及びアドレスレ
ジスタＢ、14はアドレスレジスタA8又はアドレスレジス
タB9の内容を主記憶装置２へ出力するマルチプレクサ、
15はバッファメモリA6又はバッファメモリB7の内容を主
記憶装置２へ出力するマルチプレクサである。

次に、上記第３図に示す従来の入出力制御装置の動作
について説明する。入出力装置A4から主記憶装置２へデ
ータをストアする場合に、まず、入出力装置A4からスト
アするデータの主記憶アドレスがアドレスレジスタA8に
セットされ、続いて連続した複数バイトのデータが、各
バイトごとにバッファメモリA6に格納される。バッファ
メモリA6に格納されたデータは、このバッファメモリA6
の内容が一杯になった時点で、主記憶装置２内のアドレ
スレジスタA8の内容が示す主記憶アドレスに一度に書き
込まれる。この時、アドレスレジスタA8の内容はリセッ
トされ無効になる。

また、入出力装置B5から主記憶装置２へデータをスト
アする場合も、上述したような動作と同様にしてデータ
が主記憶装置２へ書き込まれる。

また、入出力装置A4からバッファメモリA6へのストア
動作と、入出力装置B5からバッファメモリB7へのストア
動作とは独立に平行して行われる。

またこの発明の先行技術として、例えば特開昭60−13
6842号公報に開示された従来のバッファ記憶制御方式が
知られている。この方式のものは、主記憶装置に対し複
数のバッファメモリからストア要求が出された場合に、
各バッファメモリの主記憶装置へのストア要求に対して
アドレスを比較し、後発のバッファメモリからのストア
要求を阻止してストア動作を行い、これにより主記憶装
置へのストア要求の回数を減らすことができるようにし
たものである。

［発明が解決しようとする課題］ 上記従来の入出力制御装置は以上のように構成されて
いるので、例えば入出力装置Ａから主記憶装置２へのス
トア要求をした場合に、アドレスレジスタA8に有効な値
が保持されており、バッファメモリA6内のデータが未だ
に主記憶装置２にすべてがストアされずにバッファメモ
リA6内に残っている間に、アドレスレジスタA8の内容と
同じ主記憶アドレスへのストア要求が入出力装置Ｂから
来た場合においては、そのアドレスとデータはそれぞれ
アドレスレジスタB9及びバッファメモリB7に保持され
る。その結果、同じ主記憶アドレスの主記憶装置２への
ストア動作が、バッファメモリA6とバッファメモリB7の
両方から行われ、通常は１回の主記憶装置２への主記憶
アクセスで完了するところを２回の主記憶アクセスが行
われるために、メモリバス３の占有時間が伸び、全体と
しての性能が低下するという問題点があった。

また、上記この発明の先行技術である従来のバッファ
記憶制御方式では、主記憶装置に対し複数のバッファメ
モリからストア要求が出された場合に、後発のバッファ
メモリからのストア要求が無視されることになり。この
ようにストア要求の無視された方のバッファメモリから
主記憶装置へのストア動作が行われないことになるとい
う問題点があった。

この発明は上記のような問題点を解消するためになさ
れたもので、主記憶装置への幾つかの同じ主記憶アドレ
スに対するストア要求を、１回の主記憶アクセスで実行
することができる入出力制御装置を得ることを目的とす
る。

［課題を解決するための手段］ この発明に係る入出力制御装置は、ある入出力装置に
対応したバッファメモリ内のデータの主記憶アドレスを
保持するアドレスレジスタの出力と、他の入出力装置か
らのガドレスとを比較する比較器をバッファメモリにそ
れぞれ対応して設け、ある入出力装置に対応したバッフ
ァメモリに対し、他の入出力装置からもデータを格納す
ることができるように構成したものである。

［作用］ この発明における入出力制御装置において、バッファ
メモリにそれぞれ対応して設けた比較器は、入出力装置
からのストアするデータの主記憶アドレスと、上記比較
器に対応したバッファメモリ内のデータの主記憶アドレ
スとを比較し、その比較結果が一致していれば、上記入
出力装置からのストアするデータを上記比較器に対応し
たバッファメモリにセットするように作用する。

［実施例］ 第１図はこの発明の実施例である入出力制御装置の構
成を示すブロック図である。図において、１は入出力制
御装置、２はデータを記憶する主記憶装置、３は入出力
制御装置１あるいは他のデータ処理装置と主記憶装置２
との間のデータ転送を行うメモリバス、４及び５は入出
力装置Ａ及び入出力装置Ｂ、６及び７はそれぞれ入出力
装置A4及び入出力装置B5からのデータを一時格納するバ
ッファメモリＡ及びバッファメモリＢ、８及び９はバッ
ファメモリA6及びバッファメモリB7に格納された連続す
るデータの主記憶アドレスを保持するアドレスレジスタ
Ａ及びアドレスレジスタＢ、14はアドレスレジスタA8又
はアドレスレジスタB9の内容を主記憶装置２へ出力する
アルチプレクサ、15はバッファメモリA6又はバッファメ
モリB7の内容を主記憶装置２へ出力するマルチプレクサ
である。以上は上記第３図に示す従来の入出力制御装置
の構成要素と同一である。また、10及び11はアドレスレ
ジスタA8及びアドレスレジスタB9に対応して設けられた
比較器Ａ及び比較器Ｂ、12及び13は入出力装置A4又は入
出力装置B5からのデータをバッファメモリA6又はバッフ
ァメモリB7に格納するためのマルチプレクサＡ及びマル
チプレクサＢである。

次に、上記第１図に示すこの発明の実施例である入出
力制御装置の動作について説明する。入出力装置A4から
主記憶装置２へデータをストアする場合に、まず、入出
力装置A4からストアするデータの主記憶アドレスが送ら
れ、その主記憶アドレスとアドレスレジスタB9の内容が
比較器B11で比較される。この時、上記２つのアドレス
が一致しなかった場合は、入出力装置A4から送られた主
記憶アドレスがアドレスレジスタA8にセットされ、続い
て入出力装置A4から送られた連続する複数バイトのデー
タが、バイトごとにバッファメモリA6に格納される。バ
ッファメモリA6に格納されたデータは、このバッファメ
モリA6が一杯になった時点で、主記憶装置２内のアドレ
スレジスタA8の内容が示す主記憶アドレスに一度に書き
込まれる。この時、アドレスレジスタA8の内容はリセッ
トされ無効になる。

また、入出力装置A4から送られた主記憶アドレスがア
ドレスレジスタB9の内容と一致し、かつアドレスレジス
タB9の内容が有効であった場合は、入出力装置A4から送
られた連続する複数バイトのデータがバッファメモリB7
の適当なバイト位置へ格納される。バッファメモリB7に
格納されたデータは、このバッファメモリB7の内容が一
杯になった時点で、主記憶装置２に書き込まれる。この
主記憶装置２への書込み動作は、入出力装置A4のストア
要求よりも前に受け付けられた入出力装置B5のストア要
求によって引き起こされたものであり、入出力装置B5の
ストア要求による主記憶装置２へのアクセスと、入出力
装置A4のストア要求による主記憶装置２へのアクセスが
見掛け上同時に行われることになる。この時の主記憶ア
ドレスは、アドレスレジスタB9の内容が示す番地であ
る。主記憶装置２にデータが書き込まれた時点で、アド
レスレジスタB9の内容はリセットされ無効になる。

また、入出力装置B5から主記憶装置２へデータをスト
アする場合も、上記したような動作と同様にしてデータ
が主記憶装置２へ書き込まれる。

なお、上記第１図に示す実施例では、入出力装置A4及
び入出力装置B5のように入出力装置が２個の場合を示し
たが、入出力装置が３個以上の場合でも同様に構成さ
れ、また同様に動作するものである。

次に、上記第１図に示すこの発明の実施例である入出
力制御装置の要旨とする特徴を、上記したこの発明の先
行技術である従来のバッファ記憶制御方式と比較した場
合について、第２図を参照して説明する。第２図に示す
ように、例えばバッファメモリA6及びバッファメモリB7
の各ブロックサイズが32バイトで、入出力装置A4からの
データがバッファメモリA6に８バイトだけたまってい
て、その先頭アドレスが100番地であるとする。一方、
入出力装置B5からバッファメモリB7へ格納されたデータ
が116番地から16バイトだけであるとする。バッファメ
モリは通常ブロックサイズごとのアドレス境界に置かれ
ているので、バッファメモリB7のアドレスも100番地と
なる。これらのバッファメモリA6又はバッファメモリB7
の内容を主記憶装置２へストアする場合に、各バッファ
メモリA6及びB7からのストア要求が同時に出される場合
には、上記先行技術の方式ではおそらくどちらかのスト
ア要求が無視され、その無視された方のストア動作が行
われないことになるという問題点が生じる。これに対
し、この発明では各バッファメモリA6及びB7にデータを
格納する前にアドレスを比較して、どちらのバッファメ
モリにそのデータを格納すべきかを選択することによ
り、データをバッファメモリ内でマージすることができ
る。これによって上記のような先行技術の方式による問
題点を防止することができる。しかも、この発明によれ
ば１回のアクセスで主記憶装置２へのストアを確実に行
うことができ、このようなストア動作は、この発明の入
出力制御装置における入出力装置のバッファメモリを使
用したストア動作の重要な特徴である。

［発明の効果］ 以上のように、この発明の入出力制御装置によれば、
ある入出力装置に対応したバッファメモリ内のデータの
主記憶アドレスを保持するアドレスレジスタの出力と、
他の入出力装置からのアドレスとを比較する比較器をバ
ッファメモリにそれぞれ対応して設け、ある入出力装置
に対応したバッファメモリに対し、他の入出力装置から
のデータを格納することができるように構成したので、
主記憶装置への幾つかの同じ主記憶アドレスに対するス
トア要求を、１回の主記憶アドレスで実行することがで
きるため、メモリバスの占有時間を短縮することがで
き、装置全体としての性能を向上させることができると
いう優れた効果を奏するものである。

【図面の簡単な説明】

第１図はこの発明の実施例である入出力制御装置の構成
を示すブロック図、第２図は第１図の入出力制御装置の
要旨とする特徴を示す説明図、第３図は従来の入出力制
御装置の構成を示すブロック図である。 図において、１……入出力制御装置、２……主記憶装
置、３……メモリバス、４……入出力装置Ａ、５……入
出力装置Ｂ、６……バッファメモリＡ、７……バッファ
メモリＢ、８……アドレスレジスタＡ、９……アドレス
レジスタＢ、10……比較器Ａ、11……比較器Ｂ、12……
マルチプレクサＡ、13……マルチプレクサＢ、14,15…
…マルチプレクサである。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の入出力装置が接続され、この入出力
   装置のそれぞれに対応して接続され、独立に制御される
   バッファメモリと、このバッファメモリのそれぞれに対
   応して、当該バッファメモリ内のデータの主記憶アドレ
   スを保持するアドレスレジスタとを備え、主記憶装置へ
   の書込みデータをバッファリングする機能を有するバッ
   ファ記憶装置において、上記アドレスレジスタの内容
   と、入出力装置から送られた主記憶アドレスとを比較す
   る比較器を上記各バッファメモリごとに設け、上記比較
   器による比較結果により、上記入出力装置から送らた主
   記憶アドレスと一致した主記憶アドレスを保持するアド
   レスレジスタに対応するバッファメモリに、上記入出力
   装置から送られたデータを格納するようにしたことを特
   徴とする入出力制御装置。