JPS6124734B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、ページング方式を採用した計算機シ
ステムにおける主記憶のページの管理方式に関す
る。

従来、主記憶上で新たにページが必要になつた
ときに、主記憶上に取り込まれているページのど
れを追出すかを定めるためのリプレース方式とし
て各種の方式が知られているが、一般には最も長
い間使用されなかつたページを追い出すLRU方
式が最も効率が良いといわれている。

ページをLRU方式で管理するためには、各ペ
ージに対応して、順方向および逆方向のポインタ
を用意し、主記憶へのアクセスに際してこれらの
ポインタを更新することが必要である。しかしな
がらこのような方式においては、主記憶のアクセ
スのたびに、アクセスされたページを最新とし、
これに伴つてアクセスされたページの前後のポイ
ンタを更新することが必要で、一回の主記憶のア
クセスのたびに管理テーブルを数回アクセスしな
ければならないので、管理テーブルとしては、主
記憶の数倍の速度をもつことが必要となり、管理
テーブルのためのメモリが高価なものとなる。

本発明は、管理テーブルによるページ管理のこ
のような欠点を改良するためになされたものであ
る。

本発明においては、いくつかのページアドレス
を格納するための比較的小容量の連想記憶手段が
用意され、主記憶へのアクセスがあるたびにこの
連想記憶手段を参照し、アクセスされたページが
連想記憶手段に存在しない場合にのみ、このペー
ジアドレスにより管理テーブルの更新が行なわれ
る。

このような構成にすることにより、管理テーブ
ル上のリストの順序は本来のLRUと多少異なる
こともあるが、管理テーブルの更新の頻度を小さ
くすることができ、管理テーブルとして高価な高
速メモリを使用しなくてもすむ。

次に、図面を参照して詳細に説明する。

第１図は、本発明の一実施例の略線図である。

本実施例においては、説明の簡単のために主記
憶アドレスは20ビツトよりなり、その上位８ビツ
トがページアドレスであるとしている。また、本
実施例においては、主記憶上のすべてのページが
単一のリストとして管理され、リストの最終のペ
ージがリフレースの対象として選ばれる場合を想
定している。

まず、本実施例の構成を説明する。

本実施例においては、20ビツトの主記憶のアド
レスMAのうち、８ビツトのページアドレス部分
PAが、４ワード８ビツトの連想メモリAMのデ
ータ端子に入力される。連想メモリAMのワード
端子には２ビツトのアドレスカウンタACの出力
がデコーダDCDを介して印加されて、連想メモ
リに書き込むべきワードのアドレスを指定するた
めに使用される。アドレスカウンタACは、値が
最大値“11”の時点で更にカウントアツプされる
と値が“00”に戻るように構成されている。ま
た、連想メモリAMは印加されたページアドレス
PAと同じ値をその４ワードのうちに含まないと
き、不一致信号NFを発生する。

１は、リスト更新回路であり、次のように構成
される。

この実施例においては、リスト更新回路１（以
下更新回路と略す）は使用順序をリスト状に管理
するための順方向および逆方向のポインタを保持
する２つのテーブルFPT，BPTをもつ。各テー
ブルは、256ワード８ビツトからなり、アドレス
マルチブレクサM₁，M₂の出力で指定されるアド
レスに対して、第１および第２のカウンタレジス
タL₁，L₂を介してデータのアクセスが行なわれ
る。また、リストの最初および最後のページアド
レスを保持するために、各々８ビツトのトツプポ
インタレジスタ（TP）およびラストポインタレ
ジスタ（LP）がおかれる。このレジスタの出力
には、各々８ビツトの第１および第２の比較回路
C₁，C₂が接続され、各比較回路C₁，C₂の他方の
入口には主記憶MMへのページアドレス（PA）
が印加されている。

次に、本発明における動作を説明する。

主記憶MMへのアクセスがあると、このストロ
ーブ信号ST₁を契機として、連想メモリAMが検
索される。連想メモリAMが不一致信号NFを出
力すると、更新回路１にこのときのページアドレ
スPAを送るとともに更新要求RQを印加する。

更新回路１でこの要求が受付けられると、この
ページアドレスがアドレスカウンタACで示され
る連想メモリの一語に書き込まれたのち、アドレ
スカウンタACがカウントアツプされる。連想メ
モリで一致が検出されたとき、および、更新回路
１で要求が受け付けられなかつた場合には、これ
らの処理は行なわれない。

更新回路１は、連想メモリからの要求信号RQ
があると、もし空き状態ならば、この要求を受け
付け更新回路の状態をビジイ状態にしたのち、次
の動作を開始する。

まず、このときのページアドレスをアドレスレ
ジスタARにセツトし、この内容とトツプポイン
タ、ラストポインタの値を比較回路C₁，C₂で比
較する。

(1) アドレスレジスタARの値がトツプポインタ
TPの値と等しいとき何も行なわずに処理は終
了し、ビジイ状態が空き状態に戻される。

(2) アドレスレジスタARの値がトツプポインタ
TPの値にもラストポインタLPの値にも等しく
ないとき、アドレスレジスタARの値をアドレ
スとして、順方向および逆方向ポインタテーブ
ルFPT，BPTが読み出され、その値が各々第
１および第２のカウンタレジスタL₁，L₂に格
納される。次に、第１のカウンタレジスタL₁
の値をアドレスとして、カウンタレジスタL₂
の値が逆方向ポインタテーブルBPTに、カウ
ンタレジスタL₂の値をアドレスとして、カウ
ンタレジスタL₁の値が順方向ポインタテーブ
ルFPTに各々書き込まれる。次に、アドレス
レジスタARの値をアドレスとして、トツプポ
インタレジスタTPの内容を逆方向ポインタテ
ーブルBPTに、トツプポインタTPでアドレス
される順方向ポインタテーブルFPTに、アド
レスレジスタARの値を各々格納し、さらにト
ツプポインタTPにアドレスレジスタARの値を
格納してポインタ更新回路１を空き状態に戻
し、処理を終了する。

(3) アドレスレジスタARの値がラストポインタ
レジスタLPの値に等しいとき、ラストポイン
タLPの値をアドレスとして、トツプポインタ
レジスタTPの値を第２のカウンタレジスタL₂
を介して逆方向ボインタテーブルBPTに書き
込み、また、同じアドレスで順方向ポインタテ
ーブルFPTを読み、この値を第１のカウンタ
レジスタL₁に格納する。

次に、第１のカウンタレジスタL₁の値をラ
ストポインタレジスタLPに書き込み、トツプ
ポインタレジスタTPの値をアドレスとして、
アドレスレジスタARの値を順方向ポインタテ
ーブルに書き込む。次に、トツプポインタレジ
スタTPに、アドレスレジスタARの値を格納
し、更新回路を空き状態に戻し処理を終る。

以上の２および３の処理を行なう前と、行なつ
た後の使用順序のリストの状態、ポインタテーブ
ルの内容を各々第２図ａ，ｂ、第３図ａ，ｂに示
す。

ただし、これらの図においては簡単のためにペ
ージ数は４とし、Ａ〜Ｄで示してある。

第２図ａ左側は、４個のページＡ〜Ｄがある時
点でＣ，Ｂ，Ｄ，Ａの順序で使用されていること
を示している。ここでＣが最も新らしくアクセス
されたページでＡは最も長い間アクセスされなか
つたページを示す。このとき、ページＤがアクセ
スされると、使用順序は、第２図ａの右側のよう
に、Ｄ，Ｃ，Ｂ，Ａの順になる。これに対応した
ポインタの変化が第２図ｂに示されている。

同様に第３図は、リストの最終のページＡがア
クセスされた場合の変化を示したものである。

本実施例においては、アクセス回路を減少させ
るために、４ワードの連想メモリを用意したが、
連想メモリのワード数をかえることも可能であ
る。

ただし、連想メモリのワード数を多くする場合
には、アクセス回数の減少の度合いを高められる
かわりに、ハードウエア量が増大する。使用順序
の情報と本来のLRUとの差が大きくなる等の点
を考慮する必要がある。また、連想メモリのかわ
りに、レジスタおよび比較回路を設け、同等の機
能を果すことも可能である。

また、本実施例においては、リプレースの対象
はリストの最後のページに対してなされると仮定
しているが、現実には他の要因、たとえば、ペー
ジへのアクセス回数も考慮に入れる場合もある。

この場合には、連想メモリAM、および管理テ
ーブルに主記憶へのアクセス回数を保持するため
のフイールドを設け、アクセス毎に連想メモリ
AMのこのフイールドをカウントアツプし、連想
メモリからこのページを追い出すときに、このカ
ウント値を更新回路１に対応するページのカウン
ト値に加算すればよい。但し、この場合には、ペ
ージが登録されていない場合に、更新回路１に送
るページアドレスは、連想メモリで検索されたペ
ージアドレスではなく、連想メモリから追い出さ
れたページアドレスとする必要がある。

また、実施例においては、主記憶全体で使用情
報が１個のリストで管理されるとしているが、こ
れをたとえば、ユーサジヨブ毎に個々に管理する
ことも可能である。この場合には、更新回路１に
はページアドレスとともにジヨブ番号Ｊが印加さ
れる。

そして第１図におけるトツプポインタレジスタ
TP、ラストポインタレジスタLPは、ジヨブ番号
によりアドレスされるテーブル、トツプポインタ
テーブル、ラストポインタテーブルに置きかえら
れる。

また、第１図には示されていないが実際には制
御回路が設けられており、これが実施例で示した
動作を制御する。また、制御回路は、管理テーブ
ルの初期状態を設定するための機能も含んでいる
とするが、この初期状態設定の方法については、
本発明と直接の関係がないので省略した。

本実施例においては、連想メモリAMから追い
出されるページは、アドレスカウンタACにより
指定されるとしたが、他の方式にすることも可能
で、例えば、連想メモリをLRUで管理し、また
前述のようにアクセス回数もカウントするように
構成し、更新回路１には連想メモリAMでページ
アドレスがみつからなかつたときには、LRUで
指定されるページアドレスを送り、また、連想メ
モリ上でカウンタがオーバフロウしたときには、
このオーバフロウを起したページアドレスを送る
ように構成することも可能である。

また、本実施例においては、連想メモリでペー
ジが見い出されず、かつ、更新回路１がビジイ状
態の場合には連想メモリへの登録を行なわずに以
後で再びこのページがアクセスされた時点で更新
を行なうとしているが、第１図に示したアドレス
レジスタARを複数個設けることにより、同時に
いくつかの要求を受け付け連想メモリAMへの登
録が待たされる状態の発生回数を少なくすること
も可能である。

以上、本発明の一実施例を説明したが、本発明
の主旨は、主記憶装置へのアクセス状態を、リス
トによりアクセスされた順序で管理する方式にお
いて、主記憶へのすべてのアクセスに対してリス
トを更新するのではなく、その一部のアクセスに
対してリストの更新を行なうことにより、リスト
管理のためのテーブル速度、制御回路の速度に対
する制限を緩和しようとすることにあり、この主
旨に反しない限り、各種の実現方式が可能であ
る。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成を示す略線
図、第２図は使用順序によるリストの変更のされ
かたを示す説明図、第３図は第２図と同じリスト
の状態において、第２図とは別のページがアクセ
スされた場合のリストの変更のされかたを示す説
明図である。 MMは主記憶、ACはアドレスカウンタ、DCD
はデコーダ、AMは連想メモリ、１はリスト更新
回路、ARはアドレスレジスタ、FPTは順方向ポ
インタテーブル、BPTは逆方向ポインタテーブ
ル、L₁は第１のカウンタレジスタ、L₂は第２の
カウンタレジスタ、M₁，M₂はアドレスマルチプ
レクサ、TPはトツプポインタレジスタ、LPはラ
ストポインタレジスタ、C₁，C₂は比較回路であ
る。

Claims (1)

【特許請求の範囲】
1. １ 主記憶上のページ使用情報リストを管理する
   管理テーブルと、前記使用情報リストの先頭と末
   尾を保持する記憶手段と、前記主記憶の最近使用
   された複数のページアドレスを保持する連想記憶
   手段と、前記連想記憶手段に登録されているペー
   ジがアクセスされた場合に、前記情報リストの更
   新を行なわず、前記連想記憶手段に登録されてい
   ないページがアクセスされたときに、該ページア
   ドレスを該連想記憶手段に格納せしめるととも
   に、前記管理テーブルおよび前記記憶手段の内
   容、すなわち、前記使用情報リストを更新する制
   御手段とからなることを特徴とするページ管理機
   構。