JPH0272449A - キャッシュメモリの自動無効化制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、主メモリへの書込み時に於ける書込みアドレ
スがキャッシュメモリに存在するとき、そのキャッシュ
メモリのエントリを無効とするようなキャッシュ自動無
効化回路を有してなる情報処理装置に於いて、特にキャ
ッシュ自動無効化のためのディレクトリチェック回数を
削減したキャッシュメモリの自動無効化制御回路に関す
る。

（従来の技術） キャッシュメモリをもち、主メモリとＣＰＵとｌ１０（
入出力装置）が互いにバスを介して接続された情報処理
装置に於いて、Ｉｌｏが主メモリに書込みを行なった際
、そのアドレスの一部がキャッシュメモリに取込まれて
いると、その時点で主メモリとキャッシュメモリの不一
致が発生してしまう。

このような不都合を回避するためには、バス上ノ書込み
アドレスをＣＰＵにも入力して、このアドレスでキャッ
シュメモリのディレクトリチェックを行ない、アドレス
の一致があれば一致したブロックを無効化するキャッシ
ュ無効化のための機構が必要となる。

この際、従来では、書込みアドレスがＣＰＵに人力され
る都度、キャッシュ無効化のためのディレクトリチェッ
クを行なう構成であることから、ＣＰＵにかかる処理負
担が大きく、特にＩｌｏから主メモリへのデータ転送の
ように、連続するアドレスへの書込みが行なわれる場合
は、キャッシュ無効化のためのディレクトリチェックの
ために、ＣＰＵの本来の処理に大きな影響を及ぼす。

（発明が解決しようとする課題） 上述したように、従来では、書込みアドレスがＣＰＵに
人力される都度、キャッシュ無効化のためのディレクト
リチェックを行なう構成であることから、ＣＰＵにかか
る処理負担が大きい。特に、ＣＰＵのキャッシュメモリ
使用頻度が上がり、その一方でＩ１０速度が向上して主
メモリへの書込み頻度が上昇してくると、このキャッシ
ュ無効化のためのＣＰＵの性能低下が無視できなくなる
という問題が生じてきた。

本発明は上記実情に鑑みなされたもので、キャッシュ無
効化のためのディレクトリチェックの回数を減らして、
上記キャッシュ無効化のためのディレクトリチェックに
伴うＣＰＵの性能低下を防１−シたキャッシュメモリの
自動無効化制御回路を提供することを目的とする。

［発明の構成］ （課題を解決するための手段及び作用）本発明は、キャ
ッシュメモリの自動無効化回路を有してなる情報処理装
置に於いて、主メモリに与えられる書込みアドレスの一
部を入力するアドレス入力手段と、同手段により入力さ
れたアドレスをそれぞれが独立して選択的に保持する複
数のレジスタと、上記アドレス入力手段によって入力さ
れたアドレスと上記レジスタに保持された有効な全ての
アドレスとを比較するアドレス比較手段とを有し、アド
レス入力手段により人力されたアドレスを上記レジスタ
に新たにセットする際に、上記アドレス比較手段が一致
を検出しないことを条件とすることによって、キャッシ
ュ無効化のためのディレクトリチェックの回数を減らし
たもので、これによりキャッシュ無効化に起因するＣＰ
Ｕの性能劣化を防止し、システムの処理性能を向上でき
る。

又、本発明は、キャッシュメモリの自動無効化回路を何
してなる情報処理装置に於いて、主メモリに与えられる
書込みアドレスの一部を入力し、同入力アドレスをそれ
ぞれが独立して選択的に保持するｎ個のレジスタと、上
記入力アドレスが上記レジスタに設定されていないこと
を条件に、上記入力アドレスを上記レジスタの一つに設
定するレジスタ制御回路と、上記ｎ個のレジスタのうち
、ｍ（１≦ｍ≦ｎ）個数以上のレジスタにアドレスが設
定されたとき、そのｍ個のレジスタに貯えられた各アド
レスを１アドレスずつ選択し自動無効化のためのディレ
クトリチェック対象として出力制御するアドレス選択回
路とを有し、ｍ個のレジスタに有効なアドレスが設定さ
れたとき、ディレクトリチェックを開始するようにした
もので、これにより、例えば複数のＩｌｏが主メモリへ
書込みを行なう場合等に於いて、あるＩｌｏからキャッ
シュブロックとして同一アドレスが送られてきたとき、
１ブロツクにつき１回だけのディレクトリチェックで済
ませることが期待でき、キャッシュ無効化のためのディ
レクトリチェックの回数を減らすことができる。即ち、
Ｉｌｏから主メモリへのデータ転送に於いて、通常では
連続した領域への書込みが多く、キャッシュブロックと
して同一アドレスが送られてくる場合が多い。このよう
なとき、複数のＩｌｏから交互に主メモリへのデータ転
送要求があると、その都度、ブロックアドレスが変化し
、その度にキャッシュ無効化のためのディレクトリチェ
ックを行なっていたのではＣＰＵにかかる処理負担が大
きい。そこで、上記したように所定個数（ｍ個）のレジ
スタに有効なアドレスが設定されたとき、ディレクトリ
チェックを開始するようにすれば、ｌブロックにつき１
回だけのディレクトリチェックで済ませることが期待で
き、ディレクトリチェックの回数を減らすことができる
。

、又、本発明は、キャッシュメモリの自動無効化回路を
有してなる情報処理装置に於いて、主メモリに与えられ
る書込みアドレスの一部をそれぞれ独立して選択的に保
持する複数のレジスタと、この各レジスタがそれぞれ“
空き”状態にあるが“アドレス保持“状態にあるかを示
す第１のフラグ（ＦＡ）と、上記各レジスタの内容がそ
れぞれ“確定°状態であるか“不定”状態であるかを示
す第２のフラグ（ＦＢ）と、上記第２のフラグが“確定
“状態（ＦＢ−１）を示しているレジスタに設定された
アドレスと同一でないことを条件に、上記レジスタに新
たなアドレスを設定する手段と、上記第１のフラグが“
アドレス保持゛状態（ＦＡ−１）を示しているレジスタ
のアドレスを自動無効化のためのディレクトリチェック
対象として送出制御し、そのアドレス送出後のレジスタ
に対応する第１のフラグを“空き″状態（ｐ＾−０）に
設定する手段とを有してなる構成としたもので、これに
より、連続したメモリ領域への書込みに於いて、従来で
は毎回ディレクトリチェックを行なう必要があったが、
上記した構成によればキャッシュのブロックサイズ分の
書込みにつき１回だけのディレクトリチェックに減らす
ことが期待できる。

（実施例） 以下図面を参照して本発明の詳細な説明する。

第１実施例 第１図は本発明の第１実施例を示すブロック図である。

第１図に於いて、１は主メモリ書込みアドレスの一部（
以下ブロック指定アドレスと称す）を受けるアドレス入
力端であり、第２図に示す如く、主メモリ書込みアドレ
スｌＯのうち、キャッシュブロックを特定できる、上位
所定ビット数のアドレスをブロック指定アドレス１１と
して入力する。２ａ。

２ｂ、２ｃ、　２ｄはそれぞれアドレス入力端１に入力
されたブロック指定アドレス１１を受けて後述する制御
回路４の制御の下に選択的に貯えるレジスタである。３
ａ、　３ｂ、　３ｅ、　３ｄは上記レジスタ２ａ、　２
ｂ、　２ｅ＋２ｄに対応して設けられ、それぞれ対応す
るレジスタ２ａ、　２ｂ、　２ｃ、　２ｄに貯えられた
アドレスとアドレス入力端１に人力されたブロック指定
アドレス１１とを比較する比較器である。４は上記比較
器３ａ。

３ｂ、　３ｃ、　３ｄの出力を受け、アドレス入力端１
にブロック指定アドレス１１が入力されたとき、同一の
ブロック指定アドレスがレジスタ２ａ、　２ｂ、　２ｃ
、　２ｄに登録されないように、レジスタ２ａ、　２ｂ
、　２ｃ　　２ｄを制御するとともに、後述するセレク
タ５を制御する。５は上記制御回路４の制御の下にレジ
スタ２ａ、　２ｂ、　２ｃ、　２ｄの一つを選択し、そ
の選択したレジスタ２１　（１−ａ／ｂ／ｃ／ｄ）に貯
えられたブロック指定アドレスをディレクトリチェック
対象アドレスとしてキャッシュ無効化回路に送出する。

第２図は上記実施例に於ける、主メモリ書込みアドレス
ｌＯとキャッシュ無効化回路に送出されるブロック指定
アドレス１１との関係を示す図である。

主メモリ書込みアドレス１０は、キャッシュブロックを
特定できる上位所定ビット数のブロック指定アドレス１
１と、残る下位所定ビット数のアドレス部分（ブロック
内アドレス）とに分けられ、そのうちの上位所定ビット
数のブロック指定アドレス１１がアドレス入力端１に入
力され、制御回路４の制御の下にレジスタ２１に貯えら
れた後、セレクタ５で選択され、ディレクトリチェック
対象アドレスとしてキャッシュ無効化回路に送出される
。

ここで上記第１図及び第２図を参照して第１実施例の動
作を説明する。

Ｉｌｏより主メモリへの書込みが行なわれると、その主
メモリ書込みアドレス１０のうち、上位所定ビット数で
なるブロック指定アドレス１１がアドレス入力端１に入
力される。

このアドレス人力Ｉｔに入力されたブロック指定アドレ
ス１１は、レジスタ２ａ、　２ｂ、　２ｅ、　２ｄに貯
えられているアドレスとともに、比較器３ａ、　３ｂ、
　３ｃ３ｄに入力されて、入力されたブロック指定アド
レス１１と同一のアドレスか既にレジスタ２　ａ　、　
２　ｂ　、　２　ｃ　。

２ｄのいずれかに貯えられているか否かか検査され、レ
ジスタ２ａ、　２ｂ、　２ｃ、　２ｄのいずれかに、入
力されたブロック指定アドレス１１と同一のアドレスか
既に貯えられていると、その同一アドレスを貯えたレジ
スタ２１に対応する比較器３１より一致信号が出力され
る。

制御回路４は比較器３ａ、　３ｂ、　、３ｃ、　３ｄの
いずれかより一致信号を受けると、レジスタ２ａ、　２
ｂ、　２ｃ。

２ｄの全てをディセーブルにし、人力されたブロック指
定アドレス１１を無効にする。又、比較器３ａ３ｂ、　
３ｃ、　３ｄのいずれからも一致信号を受けないときは
、空き状態にある（有効なアドレスがセットされていな
い）レジスタ２１をイネーブルにして、そのレジスタ２
１に上記アドレス入力端ｌより人力されたブロック指定
アドレス１１を書込み、そのレジスタ２１を有効なアド
レスがセットされたレジスタとして管理する。

この有効なアドレスがセットされたレジスタ２Ｉは制御
回路４の制御の下にセレクタ５により選択され、その選
択されたレジスタ２１に貯えられたブロック指定アドレ
スがディレクトリチェック対象アドレスとしてキャッシ
ュ無効化回路に送られる。

そしてキャッシュ無効化回路で上記アドレスを用いたデ
ィレクトリチェックが行なわれると、制御回路４は、以
後そのアドレスを貯えているレジスタ２１を空き状態に
あるレジスタとして管理し、次のブロック指定アドレス
１１の入力に備える。

このようなブロック指定アドレス１１の入力制御を行な
うことにより、キャッシュ無効化のためのディレクトリ
チェック回数を大幅に削減できる。

即ち、Ｉｌｏが連続したメモリエリアに書込みを行なっ
た場合、従来ではメモリ書込みアドレスが発送される都
度、ＣＰＵ側でディレクトリチェックを行なう必要があ
ったが、上記した実施例によれば、同一キャッシュブロ
ックについて、１回たけディレクトリチェックを行なえ
ばよく、これによりディレクトリチェック回数を大幅に
削減することができる。

第２実施例 次に、第１図乃至第３図を参照して第２実施例を説明す
る。

上記した第１実施例では、レジスタ２ａ、　２ｂ。

２ｅ、　２ｄに設定された有効アドレス数に関係な（、
そのアドレスをディレクトリチェック対象としてキャッ
シュ無効化回路に送出していたが、この第２実施例では
、予め定められた複数個数以上の有効アドレスがレジス
タ２ａ、　２ｂ、・・・に設定されるまで、そのアドレ
スをキャッシュ無効化回路へ出力せず、予め定められた
複数個数以上の有効アドレスがレジスタ２ａ、　２ｂ、
・・・に設定されると、そのアドレスを用いたディレク
トリチェックを行なうようにしている。

この第２実施例の処理フローを第３図に示す。

第３図に於いて、Ａはレジスタ２ａ、　２ｂ、　２ｃ、
　２ｄへのセット処理、Ｂはディレクトリチェック対象
アドレスの送出処理を示したもので、処理Ａと処理Ｂは
制御回路４の制御の下に並行して実行される。

この第２実施例では、主メモリにデータ書込みを行なう
Ｉｌｏの数に応じた適当な個数（ｎ個）のレジスタ（第
１図では、２ａ、　２ｂ、　２ｃ、　２ｄの４個）を用
意し、このｎ個のレジスタのうち、ｍ（１≦ｍ≦ｎ）個
数以上のレジスタに有効アドレスが設定されたとき、そ
のｍ個のレジスタに貯えられた各アドレスを１アドレス
ずつ選択し自動無効化のためのディレクトリチェック対
象として出力制御する。

このように、ｎ個のレジスタのうち、ｍ個のレジスタに
有効なアドレスが設定されたとき、ディレクトリチェッ
クを開始するようにしたことにより、例えば複数のＩｌ
ｏが主メモリへ書込みを行なう場合等に於いて、あるＩ
ｌｏからキャッシュブロックとして同一アドレスが送ら
れてきたとき、１ブロツクにつき１回だけのディレクト
リチェックで済ませることが期待でき、キャッシュ無効
化のためのディレクトリチェックの回数を減らすことが
できる。即ち、Ｉｌｏから主メモリへのデータ゛転送に
於いて、通常では連続した領域への書込みが多く、キャ
ッシュブロックとして同一アドレスが送られてくる場合
が多い。このようなとき、複数のＩｌｏから交互に主メ
モリへのデータ転送要求があると、その都度、ブロック
アドレスが変化し、その度にキャッシュ無効化のための
ディレクトリチェックを行なっていたのではＣＰＵにか
かる処理負担が大きい。そこで、上記したように所定個
数（ｍ個）のレジスタに有効なアドレスが設定されたと
き、ディレクトリチェックを開始するようにすれば、１
ブロツクにつき１回だけのディレクトリチェックで済ま
せることが期待でき、ディレクトリチェックの回数を減
らすことができる。

第３実施例 次に、第１図、第２図、及び第４図を参照して第３実施
例を説明する。

この第３実施例では、アドレス入力端ｌに入力されたブ
ロック指定アドレスｌ」を貯えるレジスタ２ａ、　２ｂ
、　２ｃ、　２ｄに対応して、第１のフラグ（ＦＡ）と
第２のフラグ（ＦＢ）とを設ける。この第１のフラグ（
ＦＡ）と第２のフラグ（ＦＢ）は制御回路４により制御
されるもので、ここでは制御回路４内に設けられる。第
１のフラグ（ＦＡ）はレジスタ２ａ。

２ｂ、　２ｃ、　２ｄがそれぞれ“空き“状態（１’Ａ
−Ｑ）にあるか“アドレス保持”状態（ＦＡ−１）にあ
るかを示す。第２のフラグ（ＦＢ）は、上記各レジスタ
２ａ。

２ｂ、　２ｃ、　２ｄの内容がそれぞれ“確定′状態（
ＦＢ−１）であるか“不定“状Ｒ（ｐｎ−ｏ）であるか
を示す。

アドレス入力端１にブロック指定アドレス１１が入力さ
れると、制御回路４は、上記フラグ（ＦＢ）が“確定”
状！！！　（ＦＢ−１）を示しているレジスタ２１に設
定されたアドレスと同一でないことを条件に、アドレス
入力端１に人力された新たなブロック指定アドレス１１
を上記第１のフラグ（ＦＡ）が“空き”状態（ＦＡ−０
）を示しているレジスタに登録し、上記各フラグ（ＦＡ
、　ＦＢ）をそれぞれセット（ＦＡ−１゜ＰＩ３−１）
する。又、制御回路４は、上記第１のフラグ（ＦＡ）が
“アドレス保持”状態（ＦＡ−１）を示しているレジス
タ２ｊ　（ｊ−１７２／３／４）に貯えられたアドレス
を自動無効化のためのディレクトリチェック対象として
送出するようにセレクタ５を制御し、そのアドレスがキ
ャッシュ無効化回路に送出された後、上記レジスタ２ｊ
に対応する第１のフラグ（ＦＡ）のみを“空き”状態（
ＦＡ−０）に設定する。

尚、上記第２のフラグ（１’Ｂ）は、例えばキャッシュ
クリア命令等により全て初期状態（ＦＢ−０）に戻され
るが、この具体的な動作はここでは言及しない。

この第３実施例に於ける処理フローを第４図に示す。第
４図に於いて、Ａはレジスタ２ａ、　２ｂ、　２ｃ２ｄ
へのセット処理、Ｂはディレクトリチェック対象アドレ
スの送出処理を示したもので、処理Ａと処理Ｂは制御回
路４の制御の下に並行して実行される。

上記したような機能構成とすることにより、連続したメ
モリ領域への書込みに於いて、従来の如く毎回ディレク
トリチェックを行なう必要がなく、１キャッシュブロッ
クサイズ分の書込みにつき１回だけのディレクトリチェ
ックに減らすことが期待できる。

尚、上記実施例に於いては、アドレス入力端１に入力さ
れたブロック指定アドレス１１を貯えるレジスタを４個
としているが、主メモリにデータ書込みを行なうＩｌｏ
の数等に応じて適当な数のレジスタを用意すればよい。

［発明の効果］ 以上詳記したように本発明によるキャッシュメモリの自
動無効化制御回路によれば、主メモリに与えられる書込
みアドレスの一部を入力するアドレス入力手段と、同手
段により人力されたアドレスをそれぞれが独立して選択
的に保持する複数のレジスタと、上記アドレス入力手段
によって入力されたアドレスと上記レジスタに保持され
たアドレスとを比較するアドレス比較手段とを有し、上
記アドレス比較手段が一致を検出しないことを条件に、
上記アドレス人力手段により入力されたアドレスを上記
レジスタにセットする構成としたことにより、キャッシ
ュ無効化のためのディレクトリチェックの回数を減らす
ことができ、キャッシュ無効化に起因するＣＰＵの性能
劣化を防止してシステムの処理性能を向上できる。

【図面の簡単な説明】

第１図は本発明の第１実施例に於ける１１カ成を示すブ
ロック図、第２図は上記実施例に於けるブロック指定ア
ドレスの構成説明図、第３図は本発明の第２実施例に於
ける処理フローを示すフローチャート、第４図は本発明
の第３実施例に於ける処理フローを示すフローチャート
である。 ■・・・アドレス入力端、２ａ、　２ｂ、　２ｃ、　２
ｄ・レジスタ、３ａ、　３ｂ、　３ｃ、　３ｄ−・・比
較器、４・・・制御回路、５・・・セレクタ。 出願人代理人　弁理士　鈴江武彦 第１図 １０（メモリアドレス）

Claims (3)

【特許請求の範囲】
1. （１）、主メモリへの書込み時に於ける書込みアドレス
   がキャッシュメモリに存在するとき、そのキャッシュメ
   モリのエントリを無効化するキャッシュメモリの自動無
   効化回路を有してなる情報処理装置に於いて、主メモリ
   に与えられる書込みアドレスの一部を入力するアドレス
   入力手段と、同手段により入力されたアドレスをそれぞ
   れが独立して選択的に保持する複数のレジスタと、上記
   アドレス入力手段によって入力されたアドレスと上記レ
   ジスタに保持されたアドレスとを比較するアドレス比較
   手段とを有し、アドレス入力手段により入力されたアド
   レスを上記レジスタに新たにセットする際は、上記アド
   レス比較手段が一致を検出しないことを条件とすること
   を特徴としたキャッシュメモリの自動無効化制御回路。
2. （２）、主メモリへの書込み時に於ける書込みアドレス
   がキャッシュメモリに存在するとき、そのキャッシュメ
   モリのエントリを無効化するキャッシュメモリの自動無
   効化回路を有してなる情報処理装置に於いて、主メモリ
   に与えられる書込みアドレスの一部を入力し、同入力ア
   ドレスをそれぞれが独立して選択的に保持する複数のレ
   ジスタと、上記入力アドレスが上記レジスタに設定され
   ていないことを条件に、上記入力アドレスを上記レジス
   タの一つに設定するレジスタ制御回路と、上記複数のレ
   ジスタのうち、所定個数以上のレジスタにアドレスが設
   定されたとき、その各レジスタのアドレスを１アドレス
   ずつ選択し自動無効化のためのディレクトリチェック対
   象として出力制御するアドレス選択回路とを具備してな
   ることを特徴としたキャッシュメモリの自動無効化制御
   回路。
3. （３）、主メモリへの書込み時に於ける書込みアドレス
   がキャッシュメモリに存在するとき、そのキャッシュメ
   モリのエントリを無効化するキャッシュメモリの自動無
   効化回路を有してなる情報処理装置に於いて、主メモリ
   に与えられる書込みアドレスの一部をそれぞれ独立して
   選択的に保持する複数のレジスタと、この各レジスタが
   それぞれ“空き”状態にあるか“アドレス保持”状態に
   あるかを示す第１のフラグと、上記各レジスタの内容が
   それぞれ“確定”状態であるか“不定”状態であるかを
   示す第２のフラグと、上記第２のフラグが“確定”状態
   を示しているレジスタに設定されたアドレスと同一でな
   いことを条件に、上記レジスタに新たなアドレスを設定
   する手段と、上記第１のフラグが“アドレス保持”状態
   を示しているレジスタのアドレスを自動無効化のための
   ディレクトリチェック対象として送出制御する手段とを
   具備してなることを特徴としたキャッシュメモリの自動
   無効化制御回路。