JPH1196070A - メモリ制御回路及びその制御方法並びにその制御プログラムを記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 メモリデータバスよりもビット幅の狭いデー
タ幅のバースト転送に対するメモリアクセスの回数を削
減可能なメモリ制御回路を提供する。 【解決手段】 バスマスタ４がバーストリードを、Ａ２
の値が“１”のアドレスから実行すると、メモリ制御部
１１はアドレスカウンタ１３，１４にシステムバス上の
アドレスをロードし、アドレスカウンタ１３をカウント
アップさせ、メモリ２，３の両方から同時にデータを読
出す。両方から同時に読出されたデータはデータバッフ
ァ１２を介してシステムバスに出力する。バスマスタ４
がバーストライトを、Ａ２の値が“１”のアドレスから
実行すると、メモリ制御部１１はアドレスカウンタ１
３，１４にシステムバス上のアドレスをロードし、アド
レスカウンタ１３をカウントアップさせ、メモリバース
トライトの先頭データと次のデータとをデータバッファ
１２を介してメモリ２，３に同時に書込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ制御回路及び
その制御方法並びにその制御プログラムを記録した記録
媒体に関し、特に複数のメモリ各々に対するアクセスを
制御するメモリ制御回路に関する。

【０００２】

【従来の技術】従来、複数のメモリからなる記憶システ
ムにおいては、図３に示すように、各々３２ビットのデ
ータバスを持つメモリ（ＥＶＥＮ）２及びメモリ（ＯＤ
Ｄ）３がメモリ制御回路５を介して６４ビットのシステ
ムバス１００に接続されている場合、メモリ制御回路５
のアドレスカウンタ５３からメモリ（ＥＶＥＮ）２及び
メモリ（ＯＤＤ）３全てに同じアドレスを与えている。

【０００３】ここで、メモリ（ＥＶＥＮ）２及びメモリ
（ＯＤＤ）３は夫々３２ビットのデータ幅のメモリであ
り、メモリ（ＥＶＥＮ）２及びメモリ（ＯＤＤ）３でメ
モリデータバスを構成する場合、メモリ（ＥＶＥＮ）２
が６４ビットの下位を、メモリ（ＯＤＤ）３が６４ビッ
トの上位を示している。

【０００４】また、システムバス１００においては、ア
ドレス……，Ａ３，Ａ２，Ａ１，Ａ０が与えられてお
り、３２ビット単位のデータ転送の場合、アドレスＡ
１，Ａ０は意味を持たず、３ビット目のＡ２の値で６４
ビットの上位ビット及び下位ビットを指定するようにな
っている。

【０００５】例えば、システムバス１００にて、３２ビ
ット幅のデータのバースト転送が、Ａ２の値が“１”の
アドレスから開始されたとすると、メモリリードの場合
にメモリ（ＥＶＥＮ）２から読出されたデータはバース
ト開始アドレスよりも若いアドレスに相当するため、無
効となる。また、バースト転送が、Ａ２の値が“０”の
アドレスから開始されたとすると、メモリ（ＥＶＥＮ）
２及びメモリ（ＯＤＤ）３から読出されたデータは有効
となり、データバッファ５２に格納され、システムバス
１００に連続して出力される。

【０００６】一方、メモリライトの場合、バースト転送
が、Ａ２の値が“１”のアドレスから開始されたとする
と、メモリ（ＯＤＤ）３にのみデータが書込まれる。ま
た、バースト転送が、Ａ２の値が“０”のアドレスから
開始されたとすると、システムバス１００からデータバ
ッファ５２に格納されたデータがメモリ（ＥＶＥＮ）２
及びメモリ（ＯＤＤ）３に同時に書込まれる。尚、上記
の処理動作はメモリ制御部５１に制御され、システムバ
ス１００はバスマスタ４によって制御されている。

【０００７】

【発明が解決しようとする課題】上述した従来のメモリ
制御回路では、メモリの全てに同じアドレスを与えてい
るため、システムバスのアドレスとしてＡ２の値が
“１”からバースト転送が開始されると、メモリバスが
６４ビットであるにもかかわらず、３２ビット単位でし
かメモリをアクセスできない。

【０００８】すなわち、従来のメモリ制御回路では、メ
モリのデータバス幅のバウンダリが形成され、そのバウ
ンダリの途中のアドレスからバーストアクセスが開始さ
れると、メモリのデータバス幅分のデータを複数回のメ
モリアクセスで処理するため、性能が落ちるという問題
がある。

【０００９】そこで、本発明の目的は上記の問題点を解
消し、メモリデータバスよりもビット幅の狭いデータ幅
のバースト転送に対するメモリアクセスの回数を削減す
ることができるメモリ制御回路及びその制御方法並びに
その制御プログラムを記録した記録媒体を提供すること
にある。

【００１０】

【課題を解決するための手段】本発明によるメモリ制御
回路は、メモリデータバスを分割したデータバスに夫々
接続される複数のメモリと、前記複数のメモリにバース
トアクセスするバスマスタとを含む情報処理システムの
メモリ制御回路であって、前記バスマスタによるメモリ
アクセスのデータ幅が前記メモリデータバスのデータ幅
よりも小なる場合に前記メモリアクセスのデータ幅毎に
設けられかつ前記複数のメモリにアドレスを供給する複
数のアドレスカウンタと、前記バーストアクセスの開始
アドレスに応じて前記複数のアドレスカウンタのカウン
トアップを制御する制御手段とを備えている。

【００１１】本発明による他のメモリ制御回路は、メモ
リデータバスを分割したデータバスに夫々接続される上
位メモリ及び下位メモリと、前記上位メモリ及び下位メ
モリにバーストアクセスするバスマスタとを含む情報処
理システムのメモリ制御回路であって、前記バスマスタ
によるメモリアクセスのデータ幅が前記メモリデータバ
スのデータ幅よりも小なる場合に前記メモリアクセスの
データ幅毎に設けられかつ前記上位メモリ及び下位メモ
リにアドレスを供給する上位用アドレスカウンタ及び下
位用アドレスカウンタと、前記バーストアクセスの開始
アドレスに応じて前記上位用アドレスカウンタ及び下位
用アドレスカウンタのカウントアップを制御する制御手
段とを備えている。

【００１２】本発明によるメモリ制御方法は、メモリデ
ータバスを分割したデータバスに夫々接続される複数の
メモリと、前記複数のメモリにバーストアクセスするバ
スマスタとを含む情報処理システムのメモリ制御方法で
あって、前記バスマスタによるメモリアクセスのデータ
幅が前記メモリデータバスのデータ幅よりも小なる場合
に前記メモリアクセスのデータ幅毎に前記複数のメモリ
にアドレスを供給するステップと、前記バーストアクセ
スの開始アドレスに応じて前記複数のメモリへのアドレ
スのカウントアップを制御するステップとを備えてい
る。

【００１３】本発明による他のメモリ制御方法は、メモ
リデータバスを分割したデータバスに夫々接続される上
位メモリ及び下位メモリと、前記上位メモリ及び下位メ
モリにバーストアクセスするバスマスタとを含む情報処
理システムのメモリ制御方法であって、前記バスマスタ
によるメモリアクセスのデータ幅が前記メモリデータバ
スのデータ幅よりも小なる場合に前記メモリアクセスの
データ幅毎に前記上位メモリ及び下位メモリに夫々アド
レスを供給するステップと、前記バーストアクセスの開
始アドレスに応じて前記上位メモリ及び下位メモリへの
アドレスのカウントアップを制御するステップとを備え
ている。

【００１４】本発明によるメモリ制御プログラムを記録
した記録媒体は、メモリデータバスを分割したデータバ
スに夫々接続される複数のメモリと、前記複数のメモリ
にバーストアクセスするバスマスタとを含む情報処理シ
ステムのメモリ制御プログラムを記録した記録媒体であ
って、前記メモリ制御プログラムは前記複数のメモリへ
のアクセスを制御する手段に、前記バスマスタによるメ
モリアクセスのデータ幅が前記メモリデータバスのデー
タ幅よりも小なる場合に前記メモリアクセスのデータ幅
毎に前記複数のメモリにアドレスを供給させ、前記バー
ストアクセスの開始アドレスに応じて前記複数のメモリ
へのアドレスのカウントアップを制御させている。

【００１５】本発明による他のメモリ制御プログラムを
記録した記録媒体は、メモリデータバスを分割したデー
タバスに夫々接続される上位メモリ及び下位メモリと、
前記上位メモリ及び下位メモリにバーストアクセスする
バスマスタとを含む情報処理システムのメモリ制御プロ
グラムを記録した記録媒体であって、前記メモリ制御プ
ログラムは前記複数のメモリへのアクセスを制御する制
御手段に、前記バスマスタによるメモリアクセスのデー
タ幅が前記メモリデータバスのデータ幅よりも小なる場
合に前記メモリアクセスのデータ幅毎に前記上位メモリ
及び下位メモリに夫々アドレスを供給させ、前記バース
トアクセスの開始アドレスに応じて前記上位メモリ及び
下位メモリへのアドレスのカウントアップを制御させて
いる。

【００１６】すなわち、本発明のメモリ制御回路は、複
数のメモリに接続されるメモリデータバスがバスマスタ
のデータ幅よりも大なる場合に、複数のメモリにアドレ
スを供給するアドレスカウンタをバスマスタのデータ幅
毎に複数配設し、バーストアクセスの開始アドレスに応
じてアドレスカウンタのカウントアップを制御してい
る。

【００１７】これによって、スタートアドレスに関係な
く、システムバス上のバーストデータの先頭データとそ
れに続くデータとを同時に複数のメモリに書込んだり、
あるいは読出したりすることが可能となる。よって、メ
モリデータバスよりもビット幅の狭いデータ幅のバース
ト転送に対するメモリアクセスの回数を削減することが
可能となる。

【００１８】

【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、メモリ制御回
路１はメモリデータバスを介してメモリ（ＥＶＥＮ）２
及びメモリ（ＯＤＤ）３に接続され、システムバス１０
０を介してバスマスタ４に接続されている。また、メモ
リ制御回路１はメモリ制御部１１と、データバッファ１
２と、アドレスカウンタ１３，１４とから構成されてい
る。

【００１９】図において、システムバス１００は６４ビ
ットであり、メモリ（ＥＶＥＮ）２及びメモリ（ＯＤ
Ｄ）３は夫々３２ビットのデータ幅のメモリであり、メ
モリ（ＥＶＥＮ）２及びメモリ（ＯＤＤ）３でメモリデ
ータバスを構成する場合、メモリ（ＥＶＥＮ）２が６４
ビットの下位を、メモリ（ＯＤＤ）３が６４ビットの上
位を示している。

【００２０】システムバス１００上で、メモリ（ＯＤ
Ｄ）３に相当するアドレスから３２ビットのデータ幅で
バースト転送が開始されると、アドレスカウンタ１３は
システムバス１００に対してメモリアドレスの値をカウ
ントアップする。これによって、バーストの先頭データ
に続くデータも合わせて、同時にメモリアスセスするこ
とができる。

【００２１】図１を参照すると、システムバス１００に
接続されたバスマスタ４がメモリ（ＥＶＥＮ）２及びメ
モリ（ＯＤＤ）３に対するアクセス要求を発生させる
と、メモリ制御部１１はシステムバス１００のアドレス
をアドレスカウンタ１３，１４にロードしてカウントア
ップさせる。

【００２２】また、メモリ制御部１１はデータバッファ
１２にメモリ（ＥＶＥＮ）２及びメモリ（ＯＤＤ）３ま
たはシステムバス１００上のデータを保持させ、メモリ
（ＥＶＥＮ）２及びメモリ（ＯＤＤ）３に制御信号を出
力し、システムバス１００に応答信号を出力する。

【００２３】アドレスカウンタ１３，１４は夫々メモリ
（ＥＶＥＮ）２及びメモリ（ＯＤＤ）３にアドレスを出
力する。データバッファ１２はメモリリードの場合にシ
ステムバス１００にデータを出力し、メモリライトの場
合にメモリ（ＥＶＥＮ）２及びメモリ（ＯＤＤ）３にデ
ータを出力する。

【００２４】メモリ（ＥＶＥＮ）２及びメモリ（ＯＤ
Ｄ）３とバスマスタ４とは３２ビットのデータバス幅で
あり、システムバス１００は６４ビットのデータバス幅
である。システムバス１００のアドレスの下位の３ビッ
ト目のＡ２の値が“０”、“１”のメモリ空間に夫々メ
モリ（ＥＶＥＮ）２及びメモリ（ＯＤＤ）３が割当てら
れている。

【００２５】図２は本発明の一実施例の動作を示すフロ
ーチャートである。これら図１及び図２を参照して本発
明の一実施例の動作、すなわちメモリ制御回路１の動作
について説明する。

【００２６】バスマスタ４がメモリバーストリードを、
Ａ２の値が“１”のアドレスから実行すると（図２ステ
ップＳ１，Ｓ２）、メモリ制御部１１はアドレスカウン
タ１３，１４にシステムバス１００上のアドレスをロー
ドする（図２ステップＳ３）。その後に、メモリ制御部
１１はアドレスカウンタ１３のメモリ（ＥＶＥＮ）２へ
のアドレスをカウントアップさせ（図２ステップＳ
４）、メモリ（ＥＶＥＮ）２及びメモリ（ＯＤＤ）３の
両方からデータを読出してデータバッファ１２に保持さ
せ（図２ステップＳ５，Ｓ６）、メモリバーストリード
の先頭データ及び次のデータとしてシステムバス１００
に出力させる（図２ステップＳ７）。

【００２７】この場合、メモリ制御部１１はメモリバー
ストリードが終了であれば（図２ステップＳ８）、ステ
ップＳ１に戻り、次のバースト転送指示を待つ。また、
メモリ制御部１１はメモリバーストリードが終了でなけ
れば（図２ステップＳ８）、アドレスカウンタ１３，１
４を夫々カウントアップさせ（図２ステップＳ９）、メ
モリ（ＥＶＥＮ）２及びメモリ（ＯＤＤ）３の両方から
上述したリードデータに続くデータを読出してデータバ
ッファ１２に保持させ（図２ステップＳ５，Ｓ６）、メ
モリバーストリードの先頭データ及び次のデータとして
システムバス１００に出力させる（図２ステップＳ
７）。

【００２８】バスマスタ４がメモリバーストライトを、
Ａ２の値が“１”のアドレスから実行すると（図２ステ
ップＳ１，Ｓ２）、メモリ制御部１１はアドレスカウン
タ１３，１４にシステムバス１００上のアドレスをロー
ドする（図２ステップＳ３）。その後に、メモリ制御部
１１はアドレスカウンタ１３のメモリ（ＥＶＥＮ）２へ
のアドレスをカウントアップさせ（図２ステップＳ
４）、メモリバーストライトの先頭データと次のデータ
とをデータバッファ１２に保持させ（図２ステップＳ
５，Ｓ１０）、メモリ（ＥＶＥＮ）２及びメモリ（ＯＤ
Ｄ）３にデータバッファ１２のデータ、つまり先頭デー
タ及び次のデータを夫々同時に書込む（図２ステップＳ
１１）。

【００２９】この場合、メモリ制御部１１はメモリバー
ストライトが終了であれば（図２ステップＳ１２）、ス
テップＳ１に戻り、次のバースト転送指示を待つ。ま
た、メモリ制御部１１はメモリバーストライトが終了で
なければ（図２ステップＳ１２）、アドレスカウンタ１
３，１４を夫々カウントアップさせ（図２ステップＳ１
３）、上述したライトデータに続くメモリバーストライ
トの先頭データと次のデータとをデータバッファ１２に
保持させ（図２ステップＳ５，Ｓ１０）、メモリ（ＥＶ
ＥＮ）２及びメモリ（ＯＤＤ）３にデータバッファ１２
のデータ、つまり先頭データ及び次のデータを夫々同時
に書込む（図２ステップＳ１１）。

【００３０】一方、バスマスタ４がメモリバーストリー
ドを、Ａ２の値が“０”のアドレスから実行すると（図
２ステップＳ１，Ｓ２）、メモリ制御部１１はアドレス
カウンタ１３，１４にシステムバス１００上のアドレス
をロードする（図２ステップＳ１４）。その後に、メモ
リ制御部１１はメモリ（ＥＶＥＮ）２及びメモリ（ＯＤ
Ｄ）３の両方からデータを読出してデータバッファ１２
に保持させ（図２ステップＳ５，Ｓ６）、メモリバース
トリードの先頭データ及び次のデータとしてシステムバ
ス１００に出力させる（図２ステップＳ７）。

【００３１】この場合、メモリ制御部１１はメモリバー
ストリードが終了であれば（図２ステップＳ８）、ステ
ップＳ１に戻り、次のバースト転送指示を待つ。また、
メモリ制御部１１はメモリバーストリードが終了でなけ
れば（図２ステップＳ８）、アドレスカウンタ１３，１
４を夫々カウントアップさせ（図２ステップＳ９）、メ
モリ（ＥＶＥＮ）２及びメモリ（ＯＤＤ）３の両方から
上述したリードデータに続くデータを読出してデータバ
ッファ１２に保持させ（図２ステップＳ５，Ｓ６）、メ
モリバーストリードの先頭データ及び次のデータとして
システムバス１００に出力させる（図２ステップＳ
７）。

【００３２】バスマスタ４がメモリバーストライトを、
Ａ２の値が“０”のアドレスから実行すると（図２ステ
ップＳ１，Ｓ２）、メモリ制御部１１はアドレスカウン
タ１３，１４にシステムバス１００上のアドレスをロー
ドする（図２ステップＳ１４）。その後に、メモリ制御
部１１はメモリバーストライトの先頭データと次のデー
タとをデータバッファ１２に保持させ（図２ステップＳ
５，Ｓ１０）、メモリ（ＥＶＥＮ）２及びメモリ（ＯＤ
Ｄ）３にデータバッファ１２のデータ、つまり先頭デー
タ及び次のデータを夫々同時に書込む（図２ステップＳ
１１）。

【００３３】この場合、メモリ制御部１１はメモリバー
ストライトが終了であれば（図２ステップＳ１２）、ス
テップＳ１に戻り、次のバースト転送指示を待つ。ま
た、メモリ制御部１１はメモリバーストライトが終了で
なければ（図２ステップＳ１２）、アドレスカウンタ１
３，１４を夫々カウントアップさせ（図２ステップＳ１
３）、上述したライトデータに続くメモリバーストライ
トの先頭データと次のデータとをデータバッファ１２に
保持させ（図２ステップＳ５，Ｓ１０）、メモリ（ＥＶ
ＥＮ）２及びメモリ（ＯＤＤ）３にデータバッファ１２
のデータ、つまり先頭データ及び次のデータを夫々同時
に書込む（図２ステップＳ１１）。

【００３４】上記の処理が全て終了であれば（図２ステ
ップＳ１５）、バースト転送を終了する。また、上記の
処理が全て終了でなければ（図２ステップＳ１５）、ス
テップＳ１に戻り、次のバースト転送指示を待つ。尚、
メモリ制御部１１は図示せぬ制御メモリからプログラム
を読出して実行することで、上記の処理を実現してお
り、制御メモリとしてはフロッピディスクやＲＯＭ（リ
ードオンリメモリ）等がある。

【００３５】このように、アドレスカウンタ１３，１４
をバスマスタ４のデータ幅毎に複数有し、アドレスカウ
ンタ１３をバーストアクセスの開始アドレスに応じてカ
ウントアップさせることによって、スタートアドレスに
関係なく、システムバス１００上のバーストデータの先
頭データとそれに続くデータとを同時にメモリ（ＥＶＥ
Ｎ）２及びメモリ（ＯＤＤ）３に書込んだり、あるいは
読出したりすることができる。

【００３６】

【発明の効果】以上説明したように本発明によれば、メ
モリデータバスを分割したデータバスに夫々接続される
複数のメモリと、複数のメモリにバーストアクセスする
バスマスタとを含む情報処理システムのメモリ制御回路
において、バスマスタによるメモリアクセスのデータ幅
がメモリデータバスのデータ幅よりも小なる場合にメモ
リアクセスのデータ幅毎に、各々複数のメモリにアドレ
スを供給する複数のアドレスカウンタを設け、バースト
アクセスの開始アドレスに応じて複数のアドレスカウン
タのカウントアップを制御することによって、メモリデ
ータバスよりもビット幅の狭いデータ幅のバースト転送
に対するメモリアクセスの回数を削減することができる
という効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の動作を示すフローチャート
である。

【図３】従来例の構成を示すブロック図である。

【符号の説明】

１ メモリ制御回路 ２ メモリ（ＥＶＥＮ） ３ メモリ（ＯＤＤ） ４ バスマスタ １１ メモリ制御部 １２ データバッファ １３，１４ アドレスカウンタ １００ システムバス

Claims (9)

【特許請求の範囲】
1. 【請求項１】 メモリデータバスを分割したデータバス
   に夫々接続される複数のメモリと、前記複数のメモリに
   バーストアクセスするバスマスタとを含む情報処理シス
   テムのメモリ制御回路であって、前記バスマスタによる
   メモリアクセスのデータ幅が前記メモリデータバスのデ
   ータ幅よりも小なる場合に前記メモリアクセスのデータ
   幅毎に設けられかつ前記複数のメモリにアドレスを供給
   する複数のアドレスカウンタと、前記バーストアクセス
   の開始アドレスに応じて前記複数のアドレスカウンタの
   カウントアップを制御する制御手段とを有することを特
   徴とするメモリ制御回路。
2. 【請求項２】 メモリデータバスを分割したデータバス
   に夫々接続される上位メモリ及び下位メモリと、前記上
   位メモリ及び下位メモリにバーストアクセスするバスマ
   スタとを含む情報処理システムのメモリ制御回路であっ
   て、前記バスマスタによるメモリアクセスのデータ幅が
   前記メモリデータバスのデータ幅よりも小なる場合に前
   記メモリアクセスのデータ幅毎に設けられかつ前記上位
   メモリ及び下位メモリにアドレスを供給する上位用アド
   レスカウンタ及び下位用アドレスカウンタと、前記バー
   ストアクセスの開始アドレスに応じて前記上位用アドレ
   スカウンタ及び下位用アドレスカウンタのカウントアッ
   プを制御する制御手段とを有することを特徴とするメモ
   リ制御回路。
3. 【請求項３】 前記制御手段は、前記開始アドレスが前
   記上位メモリを示す時に前記下位用アドレスカウンタを
   カウントアップするよう構成したことを特徴とする請求
   項２記載のメモリ制御回路。
4. 【請求項４】 メモリデータバスを分割したデータバス
   に夫々接続される複数のメモリと、前記複数のメモリに
   バーストアクセスするバスマスタとを含む情報処理シス
   テムのメモリ制御方法であって、前記バスマスタによる
   メモリアクセスのデータ幅が前記メモリデータバスのデ
   ータ幅よりも小なる場合に前記メモリアクセスのデータ
   幅毎に前記複数のメモリにアドレスを供給するステップ
   と、前記バーストアクセスの開始アドレスに応じて前記
   複数のメモリへのアドレスのカウントアップを制御する
   ステップとを有することを特徴とするメモリ制御方法。
5. 【請求項５】 メモリデータバスを分割したデータバス
   に夫々接続される上位メモリ及び下位メモリと、前記上
   位メモリ及び下位メモリにバーストアクセスするバスマ
   スタとを含む情報処理システムのメモリ制御方法であっ
   て、前記バスマスタによるメモリアクセスのデータ幅が
   前記メモリデータバスのデータ幅よりも小なる場合に前
   記メモリアクセスのデータ幅毎に前記上位メモリ及び下
   位メモリに夫々アドレスを供給するステップと、前記バ
   ーストアクセスの開始アドレスに応じて前記上位メモリ
   及び下位メモリへのアドレスのカウントアップを制御す
   るステップとを有することを特徴とするメモリ制御方
   法。
6. 【請求項６】 前記上位メモリ及び下位メモリへのアド
   レスのカウントアップを制御するステップは、前記開始
   アドレスが前記上位メモリを示す時に前記下位メモリへ
   のアドレスをカウントアップするようにしたことを特徴
   とする請求項５記載のメモリ制御方法。
7. 【請求項７】 メモリデータバスを分割したデータバス
   に夫々接続される複数のメモリと、前記複数のメモリに
   バーストアクセスするバスマスタとを含む情報処理シス
   テムのメモリ制御プログラムを記録した記録媒体であっ
   て、前記メモリ制御プログラムは前記複数のメモリへの
   アクセスを制御する手段に、前記バスマスタによるメモ
   リアクセスのデータ幅が前記メモリデータバスのデータ
   幅よりも小なる場合に前記メモリアクセスのデータ幅毎
   に前記複数のメモリにアドレスを供給させ、前記バース
   トアクセスの開始アドレスに応じて前記複数のメモリへ
   のアドレスのカウントアップを制御させることを特徴と
   するメモリ制御プログラムを記録した記録媒体。
8. 【請求項８】 メモリデータバスを分割したデータバス
   に夫々接続される上位メモリ及び下位メモリと、前記上
   位メモリ及び下位メモリにバーストアクセスするバスマ
   スタとを含む情報処理システムのメモリ制御プログラム
   を記録した記録媒体であって、前記メモリ制御プログラ
   ムは前記複数のメモリへのアクセスを制御する制御手段
   に、前記バスマスタによるメモリアクセスのデータ幅が
   前記メモリデータバスのデータ幅よりも小なる場合に前
   記メモリアクセスのデータ幅毎に前記上位メモリ及び下
   位メモリに夫々アドレスを供給させ、前記バーストアク
   セスの開始アドレスに応じて前記上位メモリ及び下位メ
   モリへのアドレスのカウントアップを制御させることを
   特徴とするメモリ制御プログラムを記録した記録媒体。
9. 【請求項９】 前記メモリ制御プログラムは前記制御手
   段に、前記上位メモリ及び下位メモリへのアドレスのカ
   ウントアップを制御させる際に、前記開始アドレスが前
   記上位メモリを示す時に前記下位メモリへのアドレスを
   カウントアップさせるようにしたことを特徴とする請求
   項８記載のメモリ制御プログラムを記録した記録媒体。