JPH113324A - メモリ内蔵のデータ処理装置及び処理システム - Google Patents

Abstract

(57)【要約】 【課題】 内部メモリと、この内部メモリより低速な外
部メモリとでメモリシステムが構成される場合に、メモ
リシステム全体のパフォーマンスをできるだけ向上させ
る。 【解決手段】 内部メモリ２に対して読み書きをするこ
とによって所定のデータ処理を行う処理ユニット３に、
外部メモリ４に対して読み書きを行うメモリ制御ユニッ
ト５を接続し、このメモリ制御ユニット５を介して内部
と外部のメモリ２、４の間でデータの交換を行うように
する。データの交換により、処理時間がかかるデータや
アクセス頻度が高いデータを内部メモリ２にマッピング
すると、メモリシステム全体のパフォーマンスが向上す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部にメモリを
有し、このメモリに対してデータ（インストラクション
等のプログラムも含む）の読み出し又は書き込みを行い
解析や数値演算などの所定のデータ処理を行うデータ処
理装置及び処理システムに関する。

【０００２】

【従来の技術】最近では、ゲートアレイ等のロジックで
形成した処理部と、データの読み書き用のメモリ、特に
ＤＲＡＭ（dynamic random access memory）とを同一の
チップ上に形成して、所謂メモリ混載のデータ処理装置
を構成する場合がある。このようにメモリを内蔵する
と、内部のメモリと処理部とを短くてビット幅の広いデ
ータバスで接続できるため、非常にビット速度の高いデ
ータ転送が実現されるので、処理部の能力をフルに活か
した高速なデータ処理が行える。

【０００３】このデータ処理装置は、例えばビデオコン
トローラに適用すると、内部のメモリをビデオのフレー
ムバッファにして、このフレームバッファ内の画像デー
タを処理部で高速に処理しＤＡ（digital-to-analog）
コンバータを通して外部モニタに出力することができる
ので、スムーズなビデオ画像を提供できるようになる。

【０００４】

【発明が解決しようとする課題】ところで、データ処理
装置が適用されるアプリケーションによっては、内部の
メモリだけでは容量的に足りない場合がある。例えば、
画像処理アプリケーションでは、色数を増やしたりモニ
タサイズを大きくしたりすると、内部のメモリだけでは
フレームバッファを構成できない。また、いろいろな場
合を想定してかなり大きな内部メモリを予め搭載してお
けばよいが、コストの面からムダなメモリは搭載できな
い。したがって、このような場合は、外部にメモリを追
加できるようにしておいて、内部と外部のメモリがトー
タルで所望の容量にできるようにするのである。

【０００５】ところが、このように外部のメモリを追加
すると、内部と外部のメモリ全体でメモリシステムが構
成されているため、メモリシステム全体としてのパフォ
ーマンスが結局外部メモリのアクセススピードに律則さ
れてしまうので、内部にメモリを備えているにも拘わら
ずパフォーマンスの向上が図れない。このことは、画像
処理アプリケーションでは、ビデオ画像における描画が
遅くなり、動きがぎこちなくなる等の問題を発生させ
る。

【０００６】そこで、この発明は、内部メモリと、この
内部メモリより低速な外部メモリとでメモリシステムが
構成される場合に、メモリシステム全体のパフォーマン
スをできるだけ向上させるメモリ内蔵のデータ処理装置
及び処理システムを提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に係る本発明は、外部のメモリに対して
読み書きを行うメモリ制御部と、内部又は外部のメモリ
からのデータを格納するバッファ部とを、処理部に制御
可能に接続して、このバッファ部に外部又は内部のメモ
リからのデータを一旦格納することによって内部と外部
のメモリ間でデータの交換を行うようにして、データ処
理装置を構成した。

【０００８】この発明に係るデータ処理装置において
は、メモリ制御部を介して得た外部メモリからのデータ
又は内部メモリから得たデータをバッファ部で一旦格納
して、内部と外部のメモリ間でデータの物理的な交換が
行えるため、高速処理が必要なデータを内部メモリに、
高速な処理がそれほど必要でないデータを外部メモリに
記憶させることができるので、メモリシステム内のアク
セスエリア（メモリ領域）間に高速データ処理の必要性
の強弱がある場合に、メモリシステム全体のパフォーマ
ンスが向上される。一方、メインメモリとキャッシュメ
モリとの間でのデータの転送においては、外部側のメモ
リ（メインメモリ）に内部側のメモリ（キャッシュメモ
リ）のデータをそのままコピーすることとなる。また、
バーチャルメモリシステムにおけるメインメモリと磁気
ディスク装置との間でのデータスワッピングでも、外部
側のメモリ（磁気ディスク装置）に内部側のメモリ（メ
インメモリ）のデータをそのままコピーすることとな
る。つまり、いずれの場合にも外部側のメモリに内部側
のメモリに対応する領域が常に存在することとなるが、
このデータ処理装置においては、基本的に外部メモリに
内部メモリに対応する領域がないので、メモリ空間とし
て外部と内部のメモリの和がそのまま使用できる。この
ため、メモリに無駄がない。

【０００９】請求項２に係る本発明は、上記処理部に、
内部と外部のメモリのアドレスの管理を行うアドレス管
理部を設け、このアドレス管理部により、外部と内部の
メモリ間でのデータの交換の際に、そのデータに対応す
るアドレス割り付けの入れ替えを行うようにした。この
ため、データを任意の物理アドレスに交換した場合で
も、その交換によって論理的なアドレスは変わらないの
で、交換によって論理的なメモリマップを形成し直す必
要がない。

【００１０】また、請求項３に係る本発明は、メモリ制
御部に、内部と外部のメモリの間でデータのパラレル又
はシリアル変換を行う機能を付加して、内部メモリと処
理部とのデータバス幅で、処理部とメモリ制御部とを接
続するようにしてもよい。このようにすると、処理部
が、内部メモリからのデータバス幅で得たデータをメモ
リ制御部とのデータバス幅のデータに変換してメモリ制
御部に出力する必要がないので、処理部の負荷が軽減さ
れるし、処理部と内部メモリ間のデータバスと、処理部
とメモリ制御部間のデータバスとを、共通化できる。

【００１１】さらに、請求項４に係る本発明は、上記メ
モリ制御部又は処理部に、内部メモリからのデータと外
部メモリからのデータとを比較するコンパレータを設
け、このコンパレータでの比較結果が一致しない場合
に、内部又は外部のメモリにデータを書き込むようにし
て、内部と外部のメモリの間でデータの交換を行うよう
にしてもよい。このようにすると、コンパレータでの比
較結果が一致したときは、内部及び外部のメモリへの書
き込みサイクルを起動しなくてもよいので、データ交換
に要する処理や時間を低減できる。

【００１２】また、請求項５に係る本発明は、上記メモ
リ制御部又は処理部に、内部メモリからのデータと外部
メモリからのデータとでデータ演算を逐次行う演算部を
設けると、例えばデータ処理装置をＭＰＥＧ（moving p
icture experts groupの略）のエンコーダに適用し、Ｉ
／Ｂ／Ｐピクチャのうち互いに異なるピクチャが内部と
外部のメモリにそれぞれ格納されている場合に、内部と
外部のメモリ間でデータの交換を行うときにピクチャ間
のデータ演算が行えるので、データの交換の際に演算後
のピクチャデータをメモリに格納することができる。

【００１３】一方、請求項６に係る本発明は、上記デー
タの交換が所定容量のメモリ領域毎に行われるように
し、処理部のアクセス頻度が高いメモリ領域が内部のメ
モリに、アクセス頻度が低いメモリ領域が外部のメモリ
に位置するように、内部と外部のメモリの間でデータの
交換を行うようにした。このようにすると、メモリシス
テムにおけるメモリ領域間にアクセス頻度の時間的局所
性がある場合に、アクセス頻度が高いメモリ領域を随時
内部メモリにもってこれるので、メモリシステム全体の
パフォーマンスが向上される。

【００１４】さらに、請求項７に係る本発明は、上記処
理部又はメモリ制御部に、内部と外部のメモリにおける
各メモリ領域のアクセス数を記憶するタグメモリを設
け、このタグメモリの値を参照することにより、内部と
外部のメモリの間でメモリ領域毎のデータの交換を行う
ようにした。このようにすると、メモリ領域毎に設けた
タグメモリで各領域へのアクセス毎にカウントアップし
ていけば、メモリ領域ごとのアクセス頻度が全体的に容
易に分かるので、メモリ領域単位でのデータの交換がき
め細かく行える。

【００１５】また、請求項８に係る本発明は、上記タグ
メモリを、処理部からのメモリアドレスを受けてどのメ
モリ領域へのアクセスかを判別するタグコンパレータ部
と、このタグコンパレータ部からのトリガ信号を受けて
カウントアップを行うメモリカウント部とで形成する
と、処理部からのメモリアドレスをタグコンパレータ部
に供給するようにしておけば、メモリカウント部でカウ
ントアップが自動的に行われるので、処理部又はメモリ
制御部にメモリアドレスをいちいちチェックしてどの領
域へのアクセスかを判断させアクセス回数を記憶させる
必要がなく、処理部又はメモリ制御部の処理負荷が軽減
される。

【００１６】さらに、請求項９に係る本発明は、上記処
理部又はメモリ制御部に、上記メモリ領域以上の容量の
バッファメモリを設け、このバッファメモリに一旦デー
タを書き込むことによって、内部と外部のメモリの間で
データの交換を行うようにした。このようにすると、ま
ず内部又は外部メモリの一方におけるメモリ領域からデ
ータを連続で読み出してバッファメモリに蓄え、次い
で、この読み出したメモリ領域に内部又は外部メモリの
他方におけるメモリ領域のデータを連続で書き込み、こ
の後、バッファメモリのデータを連続で内部又は外部メ
モリの他方におけるメモリ領域に書き込めば、メモリ領
域のデータを交換することができるので、データの交換
を迅速に行える。

【００１７】また、請求項１０に係る本発明は、上記の
データバッファを複数設けると、内部と外部のメモリへ
のアクセスを同時に行って各メモリからのデータをそれ
ぞれのバッファメモリに蓄えることができるので、デー
タ交換に要する時間が短縮される。

【００１８】これに対して、請求項１１に係る本発明
は、上記内部と外部のメモリにおけるデータの交換を、
外部のメモリの空領域を利用して行うようにすると、既
存の外部メモリに交換対象のデータが一旦書き込まれる
ので、バッファメモリを利用した場合ほど高速なデータ
交換を実現できないものの、バッファメモリを別途設け
なくてもよくコストダウンを図れる。

【００１９】また、請求項１２に係る本発明は、上記処
理部又はメモリ制御部に、外部メモリのメモリ領域のそ
れぞれに対応する空領域の識別ビットを設けると、この
識別ビットでの符号を参照することにより、処理部又は
メモリ制御部が外部メモリの空領域を把握することがで
きる。

【００２０】さらに、請求項１３に係る本発明は、上記
メモリ制御部が、外部のメモリへのアクセスポートを複
数有し、この各ポートに接続される複数の外部メモリと
内部メモリとの間でデータの交換を行うようにしてもよ
い。このようにすると、より大きなメモリシステム内で
高速処理が必要なデータやアクセス頻度が高い特定のデ
ータを内部メモリにマッピングして、メモリシステム全
体のパフォーマンスを向上させることができる。

【００２１】請求項１４に係る本発明は、上記データの
交換を、内部又は外部のメモリから受けた交換対象のデ
ータを外部へ出力している際に行うようにした。このよ
うにすると、内部又は外部メモリの一方から受けたデー
タを出力している際は、他方のメモリは通常任意のアド
レスへのアクセスが可能なので、例えば、外部出力の際
に一方のメモリから交換対象のデータを一旦バッファ部
に格納してから外部出力し、それと同時に一方のメモリ
に他方のメモリの交換対象のデータを書き込み、この後
バッファ部のデータを他方のメモリに書き込めばよい。
このようにすると、データの交換に伴うオーバーヘッド
が著しく軽減されてこの発明の本来の効果が一層高ま
る。

【００２２】また、請求項１５に係る本発明は、上記の
データ処理装置の複数を、そのメモリ制御部を介して互
いに接続し、各データ処理装置の内部メモリの間でデー
タの交換を行うようにして、データ処理システムを構成
した。

【００２３】この発明に係るデータ処理システムにおい
ては、各データ処理装置の処理部に必要なデータが、そ
の処理部に対応する内部メモリにマッピングされるよう
に、各内部メモリ間でデータの交換を行うことができる
ので、トータルなデータ処理のパフォーマンスが向上す
る。

【００２４】また、請求項１６に係る本発明は、上記の
データ処理装置のメモリ制御部に外部へのアクセスポー
トを複数設け、このデータ処理装置の複数をそれぞれア
クセスポートを介して互いに接続し、各データ処理装置
の内部メモリの間でデータの交換を行うようにしてデー
タ処理システムを構成すると、データ処理装置が互いに
複数のデータバスで接続されることとなるので、これら
データバスを使用して、互いにデータの交換対象のデー
タ処理装置間で、データの読み出しと書き込みとを同時
に行うことができる。

【００２５】

【発明の実施の形態】この発明に係るデータ処理装置の
実施の形態を、添付図面に基づいて以下に説明する。

【００２６】（実施の形態１）図１に示すデータ処理装
置１は、内部のメモリ２と、このメモリ２に対して読み
書きをすることによって所定のデータ処理を行う処理ユ
ニット３とが、同一のチップ上に形成されている。内部
メモリ２は、ＤＲＡＭで構成されており、メガバイト級
の容量を備えている。また、処理ユニット３は、システ
ムバスに対するデータの入出力ポートを備えており、内
部メモリ２内のデータ（プログラムを含む概念であ
る。）の解析や演算等の処理結果に基づきシステムバス
を通して不図示の周辺装置を制御している。処理ユニッ
ト３は、外部メモリ４用のアクセスポートを備え、且つ
このアクセスポートを介して外部メモリ４に対してデー
タの読み書きを行うメモリ制御ユニット５に接続されて
いる。このメモリ制御ユニット５による外部メモリ４へ
のアクセスは、処理ユニット３により制御されており、
処理ユニット３は、内部メモリ２と外部メモリ４とを一
連のメモリシステムとして取り扱う。

【００２７】このデータ処理装置１は、いわゆるＣＰＵ
（central processing unit）として機能し以下のよう
な動作をする。前提として、システム上のメモリマップ
内で内部メモリ２と外部メモリ４との各々の担当するア
ドレス領域を決め、実行に必要なサイクル数やメモリへ
のアクセス数が多いインストラクション（命令）やその
データについては、内部メモリ２にマップされるよう
に、内部メモリ２及び外部メモリ４にロードすべきプロ
グラムデータをそれぞれ規定する。そして、処理ユニッ
ト３が解析実行できるインストラクションセットとし
て、内部と外部のメモリ２、４間のデータの交換命令を
用意し、この交換命令とそれに続く内外メモリ２、４の
アドレス領域指定とを処理ユニット３が受け取って該命
令を実行すると、その指定されたアドレス領域のデータ
が内部と外部メモリ２、４間で交換されるようにする。
このため、このデータ処理装置１は、プログラマが、こ
の交換命令をプログラム上で適宜使用し、実行に必要な
サイクル数やメモリへのアクセス数が多いインストラク
ション（命令）やそのデータを、タイムリーに内部メモ
リ２にマップすることによって、データの解析や演算等
の処理が高速化されてトータルなプログラムの実行速度
（パフォーマンス）が向上するのである。

【００２８】データ交換は、以下のようなシーケンスで
行われる。まず、処理ユニット３が交換命令を受け取る
と、メモリ制御ユニット５が起動されて、その交換命令
で指定された外部メモリ４のメモリ領域のデータの一部
が、３２ビットのデータとしてメモリ制御ユニット５の
バッファ用レジスタ６に記憶される。次いで、メモリ制
御ユニット５が、レジスタ６に移された外部メモリ４の
メモリ領域に、内部メモリ２の指定メモリ領域のデータ
の一部を読み出してダイレクトに書き込む。このとき、
内部メモリ２からのデータは１２８ビットで出力される
が、処理ユニット３が所要の３２ビットのデータだけを
メモリ制御ユニット５に出力する。そして、この読み出
した内部メモリ２のメモリ領域に、レジスタ６の３２ビ
ットのデータを書き込んでデータの部分的な交換を行
う。このとき、処理ユニット３からの内部メモリ２への
書き込みは、３２ビットだけで行い、あとのデータバス
（９６ビット）についてはライトマスクを施す。上記の
一連の基本動作を、指定メモリ領域の全てに亘って繰り
返し行って、内部と外部メモリ２、４間で指定メモリ領
域のデータ交換を行うのである。

【００２９】なお、このデータ交換の動作は、レジスタ
６の容量に比べて指定されたメモリ領域の方が大きい場
合について述べたが、レジスタ６より小さいメモリ領域
でデータ交換を行う場合は、一回の基本動作で終了す
る。

【００３０】図２に図１のメモリ制御ユニット５の内部
構成の変形例を示し、レジスタ６’を１２８ビットにす
るとともに、このレジスタ６’と外部メモリ４のデータ
バス（３２ビット）との間に位置するＰＳ／ＳＰ（para
llel-to-serial/serial-to-parallel）変換回路ＰＳを
設けたメモリ制御ユニット５’が示されている。このメ
モリ制御ユニット５’は、処理ユニット３に対するデー
タバスが、内部メモリ２と処理ユニット３との間のデー
タバスと同様に１２８ビットで構成され、内部メモリか
ら外部メモリへのデータ転送では、このデータバスから
の１２８ビットのデータがレジスタ６’に格納され、こ
のレジスタ６’のデータがＰＳ／ＳＰ変換回路ＰＳで４
サイクルの３２ビットに時分割されて、外部メモリ４へ
のデータバスに出力される。一方、外部メモリから内部
メモリへのデータ転送では、ＰＳ／ＳＰ変換回路ＰＳ
が、外部メモリ４からの３２ビットのデータの４サイク
ル分をそのサイクル毎に順次レジスタ６’に書き込み、
レジスタ６’に１２８ビットのデータが揃うと、処理ユ
ニット３へ一度に出力する。

【００３１】このように、この変形例では、メモリ制御
ユニット５’にＰＳ／ＳＰ変換回路ＰＳを設けたため、
処理ユニット３と内部メモリ２との間のデータバスと、
処理ユニット３とメモリ制御ユニット５’との間のデー
タバスとを、同じバス幅に構成できるので、バス幅の違
いによるデータの整列作業（例えばライトマスク）を処
理ユニット３がする必要がなく、処理ユニット３のデー
タ処理効率が上がるし、処理ユニット３と内部メモリ２
との間のデータバスと、処理ユニット３とメモリ制御ユ
ニット５との間のデータバスとを共通化してレイアウト
エリアの削減によるコストダウンも図れる。

【００３２】上記のように、この発明のデータ処理装置
は、内外メモリ２、４間でデータの交換を行うのである
が、データ交換を行った際は、両メモリのアドレス割り
付けの入れ替えも行わなければならない。一例を図３に
示す。図３は、処理ユニット３に設けられているメモリ
アドレスマネージャＭＭを示している。このメモリアド
レスマネージャＭＭは、内外メモリ２、４について各１
６メガバイトで計３２メガバイト（２５ビット）のメモ
リ空間において１メガバイト毎のメモリ領域単位でアド
レスの入れ替えを行える。まず、ＣＰＵ等からの２５ビ
ットのシステムアドレスを受けると、下位２０ビット
（１メガバイトのメモリ領域におけるメモリアドレスを
示す。）と、上位５ビット（内外メモリにおける計３２
個のメモリ領域のどれかを示す。）とに分ける。下位２
０ビットは、そのままアクセス対象の内部又は外部のメ
モリ２、４に送られる。また、上位５ビットは、０００
００（２進数）〜１１１１１（２進数）におけるいずれ
かであるから、内部メモリ領域１〜１６と外部メモリ領
域１〜１６とに対応する比較ユニットＣＵがアドレスレ
ジスタとコンパレータとで内外メモリの計３２個のどの
メモリ領域へのアクセスかを判断して、各メモリ領域に
対応する４ビットのアドレスをアドレスＲＯＭ（read o
nly memory）から上位４ビットのアドレスとして、３ス
テートバッファを介して各メモリ２、４に出力するので
ある。なお、アドレスレジスタは、各メモリ領域の番号
（５ビットのアドレスに対応する。）を示しており、ア
ドレスＲＯＭは、各メモリ領域に対する固有の固定アド
レス（４ビットのアドレス）を表している。したがっ
て、各メモリ２、４は、２４ビットのアドレスが与えら
れて１６メガバイトのメモリ空間がアクセスされ得るの
である。

【００３３】ここで、図３に示す状態において、内部メ
モリ領域２と外部メモリ領域１６とでデータの交換が行
われたとすると、交換対象のメモリ領域の比較ユニット
ＣＵにおけるアドレスレジスタの値をそれぞれ書き換え
る。つまり、交換対象のメモリ領域のアドレスレジスタ
の値が入れ替わるのである。

【００３４】このように、この発明のデータ処理装置
は、データの交換の際に、メモリのアドレス割り付けの
入れ替えも行っている。すなわち、あるアドレスに対応
するデータの外部メモリにおける格納領域は、内部と外
部のメモリ間でのデータの交換により物理的に変わる可
能性がある。したがって、内外メモリ間でデータが重複
することなく、メモリ空間を形成できるのである。

【００３５】図４は図２の処理ユニットの内部構成の一
例を示し、処理ユニット３’は、内部メモリ２からのデ
ータと、外部メモリ４及びメモリ制御ユニット５’から
のデータとを１ビットずつ比較するコンパレータＣを備
えている。このコンパレータＣは、内部と外部のメモリ
２、４から読み出したデータを互いに比較し、比較結果
でデータが一致しない場合は、ライトトリガをイネーブ
ルにして、内部メモリライト回路と外部メモリライト回
路とに、各々のメモリ２、４からのデータと逆のデータ
を、リードモディファイライトサイクルにより内外メモ
リ２、４の出力をハイインピーダンスにしつつ各メモリ
２、４に書き込む。また、データが全ビット一致する場
合には、交換対象たるデータが同一であるから、メモリ
２、４への書き込みを行わない。なお、これらライト回
路は、メモリのライト動作に必要なリードモディファイ
用のライトコントロール信号を出力する。また、データ
が部分的に一致する場合は、一致しているビットにライ
トマスクを施してリードモディファイライトサイクルを
実行する。このように、処理ユニット３にコンパレータ
Ｃを設けたため、交換対象のデータが全部一致する場合
は、ライトサイクルが起動されないので、データ交換全
体に要するサイクル数が減りデータ交換にかかる時間や
処理が軽減されて、トータルなパフォーマンスが向上す
る。なお、コンパレータＣ等はメモリ制御ユニット５’
に設けてもよい。

【００３６】図５は図２の処理ユニットの内部構成の他
の例を示し、内部メモリ２からのデータと外部メモリ４
からのデータとを演算する演算回路ＡＬＵを設けた処理
ユニット３”が示されている。この処理ユニット３”
は、各メモリ２、４からのデータを演算回路ＡＬＵで１
ビット毎に所定演算し、この演算結果を内部と外部のメ
モリライト回路に出力する。各メモリライト回路は、演
算結果データを各メモリ２、４に出力する。なお、各メ
モリ２、４への書き込みは図４に示す場合と同様にリー
ドモディファイライトサイクルで行う。このように、こ
の実施の形態では、データの交換の際にデータの演算を
あわせて行えるため、例えばデータ処理装置をＭＰＥＧ
の符号化ＬＳＩに適用し、Ｉ／Ｂ／Ｐピクチャのうち互
いに異なるピクチャが内部と外部のメモリにそれぞれ格
納されている場合に、内部と外部のメモリ間でデータの
交換を行うときにピクチャ間のデータ演算が行えるの
で、データの交換の際に演算後のピクチャデータをメモ
リに格納することができる。このため、よりパフォーマ
ンスの高いデータ処理が可能になる。

【００３７】（実施の形態２）図６には、この発明に係
るデータ処理装置を適用したビデオコントローラ１０が
示されている。このビデオコントローラ１０は、内部メ
モリ１２と外部メモリ１４とをフレームバッファとして
使用し、これらメモリ１２、１４を一連のメモリアドレ
ス空間にマッピングして、これらメモリ１２、１４にモ
ニタにおける画像データを格納する。内部と外部のメモ
リ１２、１４は、所定容量のメモリ領域１７、１８にそ
れぞれ区切られており、このメモリ領域は、各メモリ１
２、１４に与えるメモリアドレスによって特定される。
そして、この各メモリ領域１７、１８の上限と下限の境
界のメモリアドレスが処理ユニット１３に記憶されてい
るので、処理ユニット１３は、各メモリ１２、１４のど
のメモリ領域１７、１８が読み書きされているかを判別
できるのである。処理ユニット１３は、ＩＯ（input-ou
tput）バスを介してＣＰＵ等のコアシステム（図示せ
ず）と交信しコアシステムからコマンドを受け取る。そ
して、処理ユニット１３は、受け取ったコマンドを解析
し、そのコマンドの指示に応じて各メモリ１２、１４に
アクセスし、メモリ１２、１４内の画像データを処理す
る。なお、外部メモリ１４へのアクセスには、メモリ制
御ユニット１５が起動される。各メモリ１２、１４に格
納された画像データを適時ＤＡコンバータ１９を通して
ビデオ出力することによって、メモリ１２、１４内の画
像データを不図示のモニタに写し出すのである。

【００３８】このビデオコントローラ１０は、上記の実
施の形態１の場合と同様に、内部と外部のメモリ１２、
１４間でデータの交換をする。このデータ交換は、以下
に示すように、両メモリ１２、１４へのアクセス頻度に
基づいて上記メモリ領域単位で行われる。まず、処理ユ
ニット１３は、アクセスすべきメモリアドレスを参照す
ることによって、各メモリ１２、１４のメモリ領域のど
こにアクセスしたかを逐次把握する。次いで、処理ユニ
ット１３は、内部メモリ１２で最もアクセスが少ないメ
モリ領域１７及びそのメモリ領域１７へのアクセス回数
と、外部メモリ１４で最もアクセスが多いメモリ領域１
８及びそのメモリ領域１８へのアクセス回数とを、予め
決められた時間毎にそれぞれ割り出して処理ユニット１
３内部のレジスタ（図示せず）に記憶する。そして、処
理ユニット１３は、このレジスタ内の値を参照して、外
部メモリ１４のメモリ領域１８へのアクセス回数の方
が、内部メモリ１２のメモリ領域１７へのアクセス回数
より多い場合に、メモリ制御ユニット１５をコントロー
ルして、これらメモリ領域１７、１８内のデータを交換
する。このデータ交換には、上記の実施の形態１の場合
と同様に、メモリ制御ユニット１５のバッファ用レジス
タ１６が、データの退避に用いられる。このレジスタ１
６にデータを部分的に退避させながら、メモリ領域１
７、１８すべてのデータを交換するのである。

【００３９】交換のタイミングとしては、図６に示すよ
うに、外部メモリ１４における交換対象たる領域１８が
ＤＡコンバータ１９を通してデータを出力しているとき
に、その出力データを順次バッファ用レジスタ１６にコ
ピーするとともに、内部メモリ１２における交換対象た
る領域１７のデータを、リードモディファイライトサイ
クルにより、外部メモリ１４の領域１８に書き込む。そ
して、バッファ用レジスタ１６のデータを、内部メモリ
１２中の領域１７に書き込む。このようにすれば、交換
に必要なオーバーヘッドを抑えて効率よくデータを交換
できる。このとき、バッファ用のレジスタ１６が交換領
域を全て格納できる容量であると、交換が非常に早くス
ムーズになるので都合がよい。なお、ここでは、外部メ
モリ１４からのデータの出力期間にデータの交換を行っ
たが、内部メモリ１２からのデータの出力期間にデータ
の交換を行うようにしてもよい。また、交換のタイミン
グに、不図示のモニタのブランキング期間を使用しても
よい。

【００４０】このように、このビデオコントローラ１０
は、アクセス頻度が高いメモリ領域が内部メモリ１２に
マッピングされることとなるので、例えばモニタ上でウ
インドウをひらき、このウインドウ内でビデオ動画を再
生させる場合に、このウインドウに対応するメモリ領域
が内部メモリ１２にマッピングされて、非常にスムース
な動画再生が可能となる。ここで、通常では、動画再生
をする場合は、他のビデオ処理はあまり行わないので、
仮に動画再生のウインドウ以外の画像データが全て外部
メモリ１４に格納されたとしても、外部メモリ１４のア
クセススピードに起因するような問題は発生しない。つ
まり、このビデオコントローラ１０（データ処理装置）
は、処理データの時間的局所性を利用して、内部と外部
のメモリ１２、１４間でデータの交換を適時行うので、
データ処理のパフォーマンスをトータルで向上させるこ
とができる。

【００４１】（実施の形態３）図７に示すビデオコント
ローラ２０は、内部と外部のメモリ２２、２４の各メモ
リ領域２７、２８毎に対応するように区分されて、各メ
モリ領域２７、２８へのアクセス回数を記録するタグメ
モリＴ１，Ｔ２をそれぞれ備えている。そして、処理ユ
ニット２３が、このタグメモリＴ１，Ｔ２に各メモリ領
域へのアクセス回数を記憶させることによって、実施の
形態２の場合と異なり、全メモリ領域のアクセス頻度が
分かるので、よりきめ細かなメモリ領域の交換が可能に
なる。

【００４２】タグメモリＴ１，Ｔ２は、図８に示すよう
に、その区分毎に、処理ユニット２３からのメモリアド
レスを参照して担当するメモリ領域２７、２８かどうか
を判断するコンパレータを備えるタグコンパレータＴＣ
と、このタグコンパレータＴＣにより担当するメモリ領
域２７、２８であると判断された場合にインクリメント
を行うメモリカウンタＭＣを備えるアクセス頻度判定回
路ＡＪとからなる。各タグコンパレータＴＣは、各メモ
リ領域２７、２８の上限と下限の境界の各メモリアドレ
スをアドレスＲＯＭ内に記憶し、その上下の境界のメモ
リアドレスの間に処理ユニット２３からのメモリアドレ
スが入り、かつメモリ２２、２４への読み書きが行われ
る状態である場合に、メモリカウンタＭＣにカウントア
ップ信号を発信する。アクセス頻度判定回路ＡＪのメモ
リカウンタＭＣは、カウントアップ信号に応じてインク
リメントを行うことによって、担当するメモリ領域２
７、２８へのアクセス回数を記憶する。メモリカウンタ
ＭＣの値は、データの交換が行われたときに、リセット
される。アクセス頻度判定回路ＡＪは、予め決められた
時間間隔で各領域のメモリカウンタＭＣの値を参照し、
頻繁にアクセスされるメモリ領域が内部メモリ２２にマ
ッピングされるように、内部と外部のメモリ２２、２４
間のデータ交換を処理ユニット２３に指示する。そし
て、処理ユニット２３は、タグメモリＴ１，Ｔ２のアク
セス頻度判定回路ＡＪの指示にしたがって内部と外部の
メモリ２２、２４間でデータの交換を行う。この交換時
期は、上述のように、ＤＡコンバータ１９を通してデー
タを出力するときやモニタのブランキング期間が考えら
れる。

【００４３】このビデオコントローラ２０（データ処理
装置）は、アクセス頻度の一番高い外部メモリの領域と
アクセス頻度の一番低い内部メモリの領域とを交換した
図６に示す実施形態と異なり、各メモリ領域のアクセス
数を記憶するタグメモリＴ１，Ｔ２を設けてアクセス頻
度が高いメモリ領域をすべて内部メモリ２２にマッピン
グすることとしたとともに、処理ユニット２３がアクセ
ス毎にメモリ領域を特定してそのアクセス回数を記憶し
なくてもよいので、処理ユニット２３の負荷が軽減され
て処理ユニット２３が本来のデータ処理により集中でき
るので、よりデータ処理のトータルなパフォーマンスが
向上する。

【００４４】（実施の形態４）図９は、この発明に係る
データ処理装置をいわゆるＣＰＵとした場合の他の実施
形態を示している。このデータ処理装置３０は、内部と
外部のメモリ３２、３４が、上記実施の形態２、３と同
様に、所定容量のメモリ領域３７、３８に区分されてお
り、このメモリ領域３７、３８単位でデータの交換が行
われる。メモリ制御ユニット３５は、上記のバッファ用
レジスタの代わりに、メモリ領域３７、３８の容量以上
のバッファメモリＢを備えている。このバッファメモリ
Ｂは、ＳＲＡＭ（static random access memory）又は
ＤＲＡＭで構成され、メモリ制御ユニット３５にコント
ロールされてデータの読み書きを行う。処理ユニット３
３からデータの交換が指示されると、メモリ制御ユニッ
ト３５は、内部又は外部メモリ３２、３４からの交換メ
モリ領域３７、３８のデータを、バーストサイクルでま
とめて全てバッファメモリＢに一旦退避させる。そし
て、このバッファメモリＢにデータを退避した一方のメ
モリ領域に、他方のメモリ領域のデータをバーストサイ
クルでまとめて書き込み、この後、その他方のメモリ領
域にバッファメモリＢのデータをバーストサイクルでま
とめて書き込んで、データの交換が終了するのである。
このデータ処理装置３０は、メモリ領域３７、３８以上
の容量のバッファメモリＢを設けたため、データ交換に
要する時間や処理が大幅に低減されるので、さらにデー
タ処理のトータルなパフォーマンスが向上する。

【００４５】また、図１０に示すように、他のバッファ
メモリＢ’を設けると、各メモリ３２、３４へのリード
アクセスを同時に開始してそれぞれのデータを各バッフ
ァメモリＢ，Ｂ’に蓄えて、各バッファメモリＢ，Ｂ’
から各メモリ３２、３４にそれぞれデータの書き込みを
同時に行うことができるので、データ交換に必要な時間
や処理を低減してトータルなパフォーマンスを向上させ
ることができる。

【００４６】（実施の形態５）図１１は、この発明に係
るデータ処理装置をビデオコントローラとした場合の他
の実施形態を示している。このビデオコントローラ４０
は、内部と外部のメモリ４２、４４間のメモリ領域４
７、４８単位でのデータの交換に、外部メモリ４４の空
領域を利用している。すなわち、例えば内部メモリ４２
を８メガビットＤＲＡＭとし、外部メモリ４４を１６メ
ガビットＤＲＡＭとした場合に、モニタのスクリーンサ
イズが１０２４ｘ７６８ピクセルで１ピクセルあたり２
４ビットカラーならば、フレームバッファとして必要な
容量は１８．５メガビットであるので、外部メモリ４４
に５．５メガビットの空領域ができ、この空領域をデー
タ交換のためのデータ退避用バッファメモリとして利用
するのである。

【００４７】処理ユニット４３には、図１２に示すよう
に、外部メモリ４４におけるメモリ領域４８のそれぞれ
に対応する識別ビットＲが設けられており、この識別ビ
ットＲを参照することにより、処理ユニット４３は外部
メモリ４４内の空領域を、次のようにメモリ領域４８ご
とに把握するのである。識別ビットＲは、例えばメモリ
領域４７、４８の容量を１メガビットに設定した場合
は、外部メモリ４４が１６メガビットＤＲＡＭなので１
６個設けられる。そして、外部メモリ４４における一連
のメモリ領域４８のそれぞれが各識別ビットＲに対応
し、識別ビットＲが‘１’の場合は、そのメモリ領域４
８にデータが格納されており、‘０’の場合は、そのメ
モリ領域４８が空領域であることを示す。この識別ビッ
トＲは、データの交換のときに処理ユニット４３によっ
て参照され書き換えられる。図１２に示す場合は、メモ
リアドレスが８〜９、１１〜１４、及び１５〜１６メガ
の領域が、空領域となっている。

【００４８】このビデオコントローラ４０（データ処理
装置）は、外部メモリ４４の空領域を利用してバースト
サイクルでメモリ領域４７、４８のデータをまとめて交
換できるため実施の形態４ほどではないもののデータ交
換に要する時間や処理が大幅に低減されてトータルなパ
フォーマンスが向上するうえ、上記実施の形態のような
バッファ用のレジスタやバッファメモリを設ける必要が
なくコスト的に安くなるので、非常に商品価値を高める
ことができる。また、識別ビットＲを参照すれば、外部
メモリ４４の空領域がわかるため、処理ユニット４３
は、空領域のアドレスを逐次記憶しなくてよいので、デ
ータの処理に集中できパフォーマンスが向上する。

【００４９】（実施の形態６）図１３に示すデータ処理
装置５０は、メモリ制御ユニット５５が、外部メモリへ
のアクセスポートＰ，Ｐ’を複数有しており、これらア
クセスポートＰ，Ｐ’に外部メモリ５４、５４’が接続
されている。これら外部メモリ５４、５４’と内部メモ
リ５２との間で、処理ユニット５３が、メモリ領域単位
のデータの交換を行うのである。

【００５０】この実施の形態では、複数のアクセスポー
トＰ，Ｐ’を介して複数の外部メモリ５４、５４’と内
部メモリ５２とでデータの交換を行うので、大きなメモ
リシステム内で高速処理が必要なデータやアクセス頻度
が高い特定のデータを内部メモリにマッピングして、メ
モリシステム全体のパフォーマンスを向上させることが
できる。

【００５１】（データ処理システムの実施の形態１）図
１４には、データ処理装置６１、６１’をデータバスで
互いに接続して構成したデータ処理システム６０が示さ
れている。データ処理装置６１、６１’は、処理ユニッ
ト６３、６３’が各々の内部メモリ６２、６２’を使用
して、互いに独立にデータ処理を行い、いわゆるパラレ
ルプロセッシングを実現する。

【００５２】各データ処理装置６１、６１’の内部メモ
リ６２、６２’に一連のメモリアドレスが割り振られて
おり、あるデータ処理装置６１が、他のデータ処理装置
６１’の内部メモリ６２’のデータが必要な場合は、そ
のメモリアドレスをアクセスすることによって、各メモ
リ制御ユニット６５、６５’を通して、所望の内部メモ
リ６２’のデータを参照することができる。また、所望
のデータが、今後アクセスする可能性が非常に高い場合
は、ハードウェアの判断やプログラムの指定により、他
の内部メモリ６２’の所望データのメモリ領域６７’
を、自己の内部メモリ６２のアクセス頻度が低いメモリ
領域６７と交換できる。このデータ交換には、バッファ
メモリＢ、Ｂ’が利用される。

【００５３】このデータ処理システム６０においては、
データ処理装置６１、６１’の相互間で内部メモリ６
２、６２’のメモリ領域６７、６７’、６８、６８’の
データを交換できるため、必要かつアクセスが頻繁なデ
ータ、例えば他のデータ処理装置がデータ処理を行った
結果データ等を、自己の内部メモリ６２、６２’にマッ
ピングすることができるので、高速で内部メモリとデー
タ通信してデータ処理速度を向上させることができる。

【００５４】（データ処理システムの実施の形態２）図
１５に示されるデータ処理システム７０は、データ処理
装置７１、７１’が、メモリ制御ユニット７５、７５’
に２個のアクセスポートＰ１，Ｐ２，Ｐ１’，Ｐ２’を
備えており、このアクセスポートＰ１，Ｐ２，Ｐ１’，
Ｐ２’を介してデータ処理装置７１、７１’が互いに接
続されている。

【００５５】このデータ処理システム７０においては、
データ処理装置７１、７１’が複数のアクセスポートＰ
１，Ｐ２，Ｐ１’，Ｐ２’を有して互いに複数のデータ
バスで接続されているため、これらデータバスを使用し
て、互いにデータの交換対象のデータ制御ユニット間
で、内部メモリ７２、７２’のデータの読み出しと書き
込みを同時に行うことができるので、データの交換にか
かる時間が低減しトータルなパフォーマンスが向上す
る。

【００５６】

【発明の効果】この発明に係るデータ処理装置及びデー
タ処理システムは、処理時間のかかるデータやアクセス
頻度の高いデータが内部メモリに格納されるように、内
部と外部のメモリ間でデータの交換を適時行えるので、
外部メモリへのアクセスによるパフォーマンスネックを
軽減して、データ処理のトータルなパフォーマンスを向
上させることができる。

【図面の簡単な説明】

【図１】この発明のデータ処理装置の第１実施形態を示
すブロック図である。

【図２】図１のメモリ制御ユニットの内部構成の変形例
を示すブロック図である。

【図３】処理ユニット内のメモリアドレスマネージャを
示すブロック図である。

【図４】図２の処理ユニットの内部構成の一例を示すブ
ロック図である。

【図５】図２の処理ユニットの内部構成の他の例を示す
ブロック図である。

【図６】この発明のデータ処理装置の第２実施形態を示
すブロック図である。

【図７】この発明のデータ処理装置の第３実施形態を示
すブロック図である。

【図８】タグメモリを示すブロック図である。

【図９】この発明のデータ処理装置の第４実施形態を示
すブロック図である。

【図１０】他のバッファメモリを設けたデータ処理装置
のブロック図である。

【図１１】この発明のデータ処理装置の第５実施形態を
示すブロック図である。

【図１２】識別ビットを示すブロック図である。

【図１３】この発明のデータ処理装置の第６実施形態を
示すブロック図である。

【図１４】この発明のデータ処理システムの第１実施形
態を示すブロック図である。

【図１５】この発明のデータ処理システムの第２実施形
態を示すブロック図である。

【符号の説明】

１、１０、２０、３０、４０、５０ データ処理装置 ２、１２、２２、３２、４２、５２、６２、７２ 内部
メモリ ３、１３、２３、３３、４３、５３、６３ 処理ユニッ
ト ４、１４、２４、３４、４４、５４ 外部メモリ ５、１５、２５、３５、４５、５５、６５、７５ メモ
リ制御ユニット ６ バッファ用レジスタ １７、１８ メモリ領域 ６０、７０ データ処理システム

Claims (16)

【特許請求の範囲】
1. 【請求項１】 内部のメモリと、このメモリに対して読
   み書きをすることによって所定のデータ処理を行う処理
   部とを備えたデータ処理装置において、 外部のメモリに対して読み書きを行うメモリ制御部と、
   内部又は外部のメモリからのデータを格納するバッファ
   部とを、上記処理部に制御可能に接続して、このバッフ
   ァ部に外部又は内部のメモリからのデータを一旦格納す
   ることによって内部と外部のメモリ間でデータの交換を
   行うようにしたデータ処理装置。
2. 【請求項２】 請求項１記載のデータ処理装置におい
   て、 上記処理部に、内部と外部のメモリのアドレスの管理を
   行うアドレス管理部を設け、このアドレス管理部によ
   り、外部と内部のメモリ間でのデータの交換の際に、そ
   のデータに対応するアドレス割り付けの入れ替えを行う
   ようにしたことを特徴とするデータ処理装置。
3. 【請求項３】 請求項１記載のデータ処理装置におい
   て、 上記メモリ制御部に、内部と外部のメモリの間でデータ
   のパラレル又はシリアル変換を行う機能を付加して、内
   部メモリと処理部とのデータバス幅で、処理部とメモリ
   制御部とを接続するようにしたことを特徴とするデータ
   処理装置。
4. 【請求項４】 請求項１記載のデータ処理装置におい
   て、 上記メモリ制御部又は処理部に、内部メモリからのデー
   タと外部メモリからのデータとを比較するコンパレータ
   を設け、このコンパレータでの比較結果が一致しない場
   合に内部又は外部のメモリにデータを書き込むようにし
   て、内部と外部のメモリの間でデータの交換を行うよう
   にしたことを特徴とするデータ処理装置。
5. 【請求項５】 請求項１記載のデータ処理装置におい
   て、 上記メモリ制御部又は処理部に、内部メモリからのデー
   タと外部メモリからのデータとでデータ演算を逐次行う
   演算部を設けたことを特徴とするデータ処理装置。
6. 【請求項６】 請求項１記載のデータ処理装置におい
   て、 上記データの交換が所定容量のメモリ領域毎に行われる
   ようにし、処理部のアクセス頻度が高いメモリ領域が内
   部のメモリに、アクセス頻度が低いメモリ領域が外部の
   メモリに位置するように、内部と外部のメモリの間でデ
   ータの交換を行うようにしたことを特徴とするデータ処
   理装置。
7. 【請求項７】 請求項６記載のデータ処理装置におい
   て、 上記処理部又はメモリ制御部に、内部と外部のメモリに
   おける各メモリ領域のアクセス数を記憶するタグメモリ
   を設け、このタグメモリの値を参照することにより、内
   部と外部のメモリの間でメモリ領域毎のデータの交換を
   行うようにしたことを特徴とするデータ処理装置。
8. 【請求項８】 請求項７記載のデータ処理装置におい
   て、 上記タグメモリは、処理部からのメモリアドレスを受け
   てどのメモリ領域へのアクセスかを判別するタグコンパ
   レータ部と、このタグコンパレータ部からのトリガ信号
   を受けてカウントアップを行うメモリカウント部とから
   なることを特徴とするデータ処理装置。
9. 【請求項９】 請求項１記載のデータ処理装置におい
   て、 上記データの交換が所定容量のメモリ領域毎に行われる
   ようにし、かつ、 上記バッファ部を、上記メモリ領域以上の容量を有する
   バッファメモリとし、このバッファメモリに一旦データ
   を書き込むことによって、内部と外部のメモリの間でデ
   ータの交換を行うようにしたことを特徴とするデータ処
   理装置。
10. 【請求項１０】 請求項９記載のデータ処理装置におい
    て、 上記バッファメモリを、複数設けたことを特徴とするデ
    ータ処理装置。
11. 【請求項１１】 請求項１記載のデータ処理装置におい
    て、 上記バッファ部を、外部のメモリの空領域に形成したこ
    とを特徴とするデータ処理装置。
12. 【請求項１２】 請求項１１記載のデータ処理装置にお
    いて、 上記処理部又はメモリ制御部に、外部メモリのメモリ領
    域のそれぞれに対応する空領域の識別ビットを設けたこ
    とを特徴とするデータ処理装置。
13. 【請求項１３】 請求項１記載のデータ処理装置におい
    て、 上記メモリ制御部が、外部のメモリへのアクセスポート
    を複数有し、この各ポートに接続される複数の外部メモ
    リと内部メモリとの間でデータの交換を行うことを特徴
    とするデータ処理装置。
14. 【請求項１４】 請求項１記載のデータ処理装置におい
    て、 上記データの交換を、内部又は外部のメモリから受けた
    交換対象のデータを外部へ出力している際に行うように
    したことを特徴とするデータ処理装置。
15. 【請求項１５】 複数のデータ処理装置を、そのメモリ
    制御部を介して互いに接続し、各データ処理装置の内部
    メモリの間でデータの交換を行うようにしてなるデータ
    処理システム。
16. 【請求項１６】 複数のデータ処理装置のメモリ制御部
    に外部へのアクセスポートを複数設け、これらのデータ
    処理装置をそれぞれのアクセスポートを介して互いに接
    続し、各データ処理装置の内部メモリの間でデータの交
    換を行うようにしてなるデータ処理システム。