JPH1139216A - 半導体記憶装置及びキャッシュメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】 セット・アソシアティブ・キャッシュメモリ
のスループットの向上又は低消費電力化を選択的に最優
先可能にする半導体記憶装置を提供する。 【解決手段】 2以上のウェイが割り当てられるデータ
アレイ（ＤＡＲＹ）を有し、全部のウェイに対する並列
的なメモリセル選択動作（全部アクセス）又は一つのウ
ェイに対するメモリセル選択動作（唯一アクセス）を指
示するアクセス形態指示信号（ＡＴＹＰ）と、どのウェ
イを選択するかを指示するウェイ選択信号（ＷＳＥＬ）
とを用い、全部アクセスでは全てのウェイに対してイン
デックス動作を行った後、ウェイ選択信号が指示するウ
ェイのデータを外部に出力させ、唯一アクセスでは前記
ウェイ選択信号が指示する一つのウェイに対してだけイ
ンデックス動作を行ってデータを外部に出力させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セット・アソシア
ティブ形式のキャッシュメモリに適用される半導体記憶
装置、更にはセット・アソシアティブ形式のキャッシュ
メモリを備えたキャッシュメモリシステムに係り、例え
ばコンピュータシステムの２次キャッシュメモリに適用
して有効な技術に関するものである。

【０００２】

【従来の技術】キャッシュメモリのヒット率向上には、
ダイレクトマップ形式に対してセット・アソシアティブ
形式が有利である。セット・アソシアティブ形式のキャ
ッシュメモリは、複数のダイレクトマップを並列配置し
た構成と類似の複数のウェイを有し、複数のウェイのイ
ンデックスアドレスが共通化されて構成される。セット
・アソシアティブ形式のキャッシュメモリは、確かにそ
の構成上、ヒット率は上がるが、複数のウェイを動作さ
せなければならないため、出力が確定するまでの動作遅
延時間（レイテンシ）及び消費電力が増大するという問
題がある。

【０００３】前記レイテンシの増大を抑える技術とし
て、特開平２−１４１８４４号がある。これに開示され
た内容は、バーストアクセス方式を前提とし、バンク分
けしたメモリ領域における隣り合うアドレスには異なる
ウェイのデータを格納し、最初のデータ読み出しではキ
ャッシュヒット判定に並行して予め複数のウェイのデー
タをアクセスし、ヒットに係るウェイのデータだけを選
択し、第２回目以降のデータ読み出しではヒットに係る
ウェイに対応するデータのみをインタリーブ形式でアク
セスして読み出すというものである。ヒット判定動作に
並行した複数ウェイの並列アクセス、第２回目以降にけ
るインタリーブ形式でのデータ読出しにより、動作遅延
時間の短縮を実現している。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来技術はマイクロプロセッサなどによるバーストアクセ
スに対するスループット向上を企図しており、低消費電
力については考慮されていない。したがって、マイクロ
プロセッサなどによるランダムアクセスの場合にも全て
のウェイで予めメモリ動作が行われる事により、スルー
プットは向上しても電力消費は増大する。

【０００５】また、シンクロナスSRAM（Static Random
Access Memory）のようなクロックに同期したパイプラ
イン構造のキャッシュメモリなどにおいてスループット
の向上を目的として採用されているレイト・ライト（La
te Write）機能に対する考慮が払われていない。レイト
・ライト機能は、キャッシュメモリに書き込まれたデー
タを一時的にレジスタに保持し、その書き込みアドレス
と同一アドレスに対する読み出しが指示されたときは、
データアレイに対するアクセスに代えて、当該レジスタ
のデータを外部に読み出すものである。

【０００６】本発明の目的は、キャッシュメモリの用
途、或いはマイクロプロセッサなどによるアクセス対象
に応じて、スループットの向上又は低消費電力化を選択
的に最優先とすることができる、セット・アソシアティ
ブ形式のキャッシュメモリに適用される半導体記憶装置
を提供することにある。

【０００７】本発明の別の目的は、マイクロプロセッサ
などによるバーストアクセス又はランダムアクセスにお
いても、スループットの向上又は低消費電力化を選択的
に最優先とすることができる、セット・アソシアティブ
形式のキャッシュメモリに適用される半導体記憶装置を
提供することにある。

【０００８】本発明の更に別の目的は、上記と共にレイ
ト・ライト機能に対応できる半導体記憶装置を提供する
事にある。

【０００９】本発明のその他の目的は、データ処理速度
の向上と低消費電力化とを自由に選択できるキャッシュ
メモリシステムを提供することにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、上記課題を解決する為の半導体
記憶装置（１）は、多数のメモリセルが配置された複数
個のメモリ領域（２，３）を有し前記複数個のメモリ領
域に2以上のウェイ（ウェイＡ，ウェイＢ）が割り当て
られるデータアレイ（ＤＡＲＹ）と、前記全部のウェイ
に対する並列的なメモリセル選択動作（全部アクセス）
か前記複数個のウェイの内の一つのウェイに対するメモ
リセル選択動作（唯一アクセス）かを指示するアクセス
形態指示信号（ＡＴＹＰ）の入力端子と、前記複数個の
ウェイのうち何れのウェイを選択するかを指示するウェ
イ選択信号（ＷＳＥＬ）の入力端子と、前記アクセス形
態指示信号及びウェイ選択信号に基づいて前記複数個の
ウェイに対するメモリ動作を制御する制御手段（４，１
１，１４，１５）とを有し、前記制御手段は、読出し動
作において前記アクセス形態指示信号によって全部アク
セスが指示されたときは、全てのウェイに対し外部から
のアドレス信号に従ったメモリセル選択動作を行った後
に、前記ウェイ選択信号で選択されたウェイのデータを
外部に出力させ、読出し動作において前記アクセス形態
指示信号によって唯一アクセスが指示されたきは、前記
ウェイ選択信号で指示された一つのウェイに対し外部か
らのアドレス信号に従ったメモリセル選択動作を行って
データを外部に出力させる。

【００１３】上記半導体記憶装置は、キャッシュメモリ
（ＣＡＣＨＥ）のデータメモリ部などに適用される。前
記全部アクセスが指示されたときは、キャッシュメモリ
のアドレスメモリ（３０）におけるヒット／ミス判定動
作に並行して、全てのウェイに対するインデックス動作
が行われる為、キャッシュヒットに係るデータの外部出
力を高速化することができる。前記唯一アクセスが指示
されたときは、キャッシュメモリのアドレスメモリにお
けるヒット／ミス判定動作によって得られたウェイ選択
信号によって選択されたウェイに対するインデックス動
作が行われる為、必要最小限のメモリ領域だけが動作さ
れることになり、低消費電力に寄与できる。このよう
に、半導体記憶装置を用いるキャッシュメモリにおいて
スループットの向上又は低消費電力化の何れを最優先に
するかを任意に決定することができる。

【００１４】前記制御手段は、ウェイのデータを順次異
なるメモリ領域に割り当てると共に、メモリ領域の隣り
合うアドレスには異なるウェイのデータを格納させて、
インタリーブ形式でウェイに対するメモリ動作を制御す
ることができる。インタリーブ形式のメモリ動作によ
り、複数のメモリ領域のメモリ動作が部分的に並列化さ
れ、これによって、スループットを一層向上させること
ができる。

【００１５】また、前記制御手段は、メモリ領域毎にウ
ェイを割り当てることができる。これにより、唯一アク
セスが指示された時の電力消費を更に低減できる。

【００１６】前記半導体記憶装置にレイトライト機能を
実現するには、書き込み動作において外部から供給され
る書き込みデータを一時的に保持する第１のレジスタ
（１０）と、外部から供給される書き込みの為のアドレ
ス信号とウェイ選択信号とを一時的に保持する第２のレ
ジスタ（１７、１８）と、前記第２のレジスタが保持す
る情報と外部から供給されるスアドレス信号及びウェイ
選択信号とを比較する比較手段（１９，２０）とを設
け、前記制御手段は、読出し動作において前記比較手段
による比較結果が一致であるとき、前記データアレイの
出力に代えて、前記第２のレジスタが保持するデータを
外部に出力させる。

【００１７】前記半導体記憶装置をデータメモリとする
キャッシュメモリは、前記データメモリのウェイ数と同
一のウェイ数を持ち、ウェイに対するインデックスアド
レスが前記データアレイと同一にされたアドレスアレイ
（ＡＡＲＹ）を有し、当該アドレスアレイでインデック
スされたアドレスタグに関するキャッシュヒット・ミス
をウェイ毎に判定する判定手段（３６、３７）を備えた
アドレスメモリ（３０）を有する。キャッシュメモリ
（ＣＡＣＨＥ）に接続されたマイクロプロセッサ（４
０）は、前記アクセス形態指示信号及びアドレス信号を
前記データメモリに供給し、前記アクセス形態指示信号
を、全部のウェイに対する並列動作指示状態から一つの
ウェイに対する動作指示状態に変化させたとき、ウェイ
選択信号による選択対象をそのまま維持する制御を行
う。したがって、マイクロプロセッサが連続読み出しア
クセスのようなバーストアクセスを行うとき、最初のア
クセスでは全部アクセスを指示し、第2回目以降のアク
セスでは唯一アクセスを指示する事により、最初のアク
セスではスループットが向上され、第2回目以降のアク
セスでは低消費電力を実現できる。これにより、バース
トアクセス時におけるキャッシュメモリのスループット
向上と低消費電力の双方を達成することができる。

【００１８】

【発明の実施の形態】図１には本発明に係る半導体記憶
装置の一例ブロック図が示される。同図に示される半導
体記憶装置は、特に制限されないが、２ウェイ・セット
・アソシアティブ形式のキャッシュメモリにおけるデー
タメモリとして利用される。以下、図１に示される半導
体記憶装置をデータメモリ１と称する。

【００１９】データメモリ１は、単結晶シリコンのよう
な1個の半導体基板に公知の半導体集積回路製造技術に
よって形成される。データメモリ１には、ウェイ選択信
号ＷＳＥＬ、アクセス形態指示信号ＡＴＹＰ、アドレス
信号ＡＤＲ−Ｌ、リード信号ＲＤ、ライト信号ＷＲ及び
クロック信号ＣＬＫなどが外部から供給される。リード
信号ＲＤは読み出し動作を指示し、ライト信号ＷＲは書
き込み動作を指示する。５はタイミングコントローラで
あり、リード信号ＲＤ、ライト信号ＷＲ及びクロック信
号ＣＬＫなどを入力し、代表的に示されたリード信号φ
Ｒ、ライト信号φＷ及び出力イネーブル信号φＯ等の内
部タイミング信号をクロック信号ＣＬＫに同期して生成
する。アドレス信号ＡＤＲ−Ｌはレジスタ６に、ウェイ
選択信号ＷＳＥＬはレジスタ７に、アクセス形態指示信
号ＡＴＹＰはレジスタ８に、前記クロック信号ＣＬＫに
同期して入力される。

【００２０】データメモリ１は2個のメモリバンク（メ
モリ領域）２，３によって構成されたデータアレイＤＡ
ＲＹを有する。特に制限されないが、前記メモリバンク
２はウェイＡに割り当てられ、メモリバンク３はウェイ
Ｂに割り当てられる。メモリバンク２，３にはスタティ
ック型のメモリセル（図示を省略）がマトリクス配置さ
れ、相互に同一の構成を有する。双方のメモリバンク
２，３には同じアドレス信号ＡＤＲ−Ｌが並列的に供給
され、それぞれに供給されたアドレス信号ＡＤＲ−Ｌ
は、特に制限されないが、各々のメモリバンク２，３に
含まれる図示を省略するアドレスデコーダで解読され、
解読結果に応ずるメモリセルが選択される。アドレス信
号ＡＤＲ−Ｌはマイクロプロセッサなどから出力される
アドレス信号の下位アドレスであり、インデックスアド
レスＩＤＸ及びオフセットアドレスＯＦＴを含む。

【００２１】前記ウェイＡ，Ｂの動作はウェイ選択信号
ＷＳＥＬ及びアクセス形態指示信号ＡＴＹＰに従ってメ
モリバンク選択信号生成回路４が決定する。前記アクセ
ス形態指示信号ＡＴＹＰは、前記両方のウェイＡ，Ｂに
対する並列的なメモリセル選択動作（全部アクセス）
か、前記ウェイＡ，Ｂの内の一つのウェイに対するメモ
リセル選択動作(唯一アクセス)かを指示する。前記ウェ
イ選択信号ＷＳＥＬは、前記ウェイＡ，Ｂのうち何れの
ウェイを選択するかを指示する。前記メモリバンク選択
信号生成回路４は、アクセス形態指示信号ＡＴＹＰによ
って全部アクセスが指示されると、メモリバンク２の動
作を選択する選択信号４Ａとメモリバンク３の動作を選
択する選択信号４Ｂを共にイネーブルにする。前記メモ
リバンク選択信号生成回路４は、アクセス形態指示信号
ＡＴＹＰによって唯一アクセスが指示されると、ウェイ
選択信号ＷＳＥＬで指示されたメモリバンク２又は３の
何れか一方の選択信号４Ａ又は４Ｂをイネーブルにす
る。尚、メモリバンク選択信号生成回路４において前記
アクセス形態指示信号ＡＴＹＰによる全部アクセスの指
示は読み出し動作においてのみ有効とし、これを判定す
る為にメモリバンク選択信号生成回路４にはリード信号
φＲが入力されている。

【００２２】前記メモリバンク２の出力、メモリバンク
３の出力、又は詳細を後述するレイトライトデータレジ
スタ１０の出力はセレクタ１１で選択される。前記セレ
クタ１１による選択動作は出力選択信号生成回路１４か
ら出力される２ビットの選択信号１４−１，１４−２の
論理値の組み合わせに従って制御される。出力選択信号
生成回路１４は、ウェイ選択信号タイミング調整回路１
５を経て供給されるウェイ選択信号１５Ａ及びレイトラ
イト検出信号１６Ａによって選択信号１４−１，１４−
２を生成する。すなわち、前記ウェイ選択信号タイミン
グ調整回路１５は、前記アクセス態様指示信号ＡＴＹＰ
が全部アクセスを指示するときウェイ選択信号ＷＳＥＬ
の値に従った選択信号１４−１，１４−２によるメモリ
バンク２，３の出力選択タイミングを一定時間遅延させ
る。全部アクセスは、後述するアドレスメモリ３０にお
けるキャッシュヒット／ミスに判定動作に並行して予め
全てのウェイでインデックス動作を先行させる為の動作
モードであり、メモリバンクの出力選択はキャッシュヒ
ットに係るウェイが確定した後でなければならないから
である。これに対し、前記アクセス形態指示信号ＡＴＹ
Ｐが唯一アクセスを指示するときウェイ選択信号ＷＳＥ
Ｌの値に従ったメモリバンク２，３の出力選択タイミン
グは遅延されない。唯一アクセスは、後述するアドレス
メモリ３０におけるキャッシュヒット／ミスの判定動作
が完了して既にウェイ選択信号ＷＳＥＬが確定している
場合の動作モードであり、メモリバンクの出力選択はメ
モリバンクの動作と実質的に同じであってよい。

【００２３】前記レイトライトデータレジスタ１０には
最新の書き込みデータが残っている。最新の書き込みア
ドレス信号はレイトライトアドレスレジスタ１７に、最
新の書き込みに用いたウェイ選択信号ＷＳＥＬはレイト
ライトウェイレジスタ１８に残っている。読み出し動作
においてコンパレータ１９はレジスタ１７に保持されて
いる書き込みアドレス信号と外部から供給されるアドレ
ス信号との一致を比較検出する。コンパレータ２０は読
み出し動作においてレジスタ１８に保持されているウェ
イ選択信号と外部から供給されるウェイ選択信号との一
致を比較検出する。双方のコンパレータ１９，２０によ
る比較結果はアンドゲート１６に供給され、このアンド
ゲート１６の出力が前記レイトライト検出信号１６Ａと
される。レイトライト検出信号１６Ａがハイレベルにさ
れた時は、ライトデータレジスタ１０に残っているデー
タと同じアドレスのデータに対するリード動作が指示さ
れたことになる。この場合には、出力選択信号生成回路
１４は、読出し動作の対象とされるメモリバンクのの出
力に代えて、前記ライトデータレジスタ１０が保持する
ライトデータをセレクタ１１に選択させる。

【００２４】前記セレクタ１１で選択されたデータは出
力回路１２を介して外部に読出される。外部からの書き
込みデータは前記レイトライトレジスタ１０及び書き込
み回路１３を介し、選択されたウェイに供給される。書
き込み動作では前述の通り、唯一アクセスだけが有効と
される。書き込み回路１３による書き込みタイミング、
そしてレイトライトレジスタ１０への書き込みタイミン
グは、制御信号φＷによって制御される。出力回路１２
の出力動作は制御信号φＯによって制御される。

【００２５】図２には前記データメモリ１と一緒にキャ
ッシュメモリを構成する為のアドレスメモリ３０の一例
が示される。同図に示されるアドレスメモリ３０は、前
記データメモリ１のウェイ数と同一のウェイ数を持ち、
ウェイに対するインデックスアドレスが前記データアレ
イＤＡＲＹと同一にされたアドレスアレイＡＡＲＹを有
する。このアドレスアレイＡＡＲＹも2個のメモリバン
ク３２，３３に分けられ、メモリバンク３２はウェイＡ
に割り当てられ、メモリバンク３３はウェイＢに割り当
てられている。前記アドレスアレイＡＡＲＹでインデッ
クスされたウェイ毎に読出されたタグＡｉ，Ｂｉはコン
パレータ３４，３５によって、前記インデックスアドレ
スの上位に続くタグアドレスと比較される。その比較結
果信号３６，３７に基づいてキャッシュヒット／ミスが
ウェイ毎に判定される。

【００２６】図３にはデータメモリ１における動作例が
模式的に示されている。第１動作サイクルＣＹ１では全
部アクセスが指示され、それに続く第２動作サイクルＣ
Ｙ２及び第３動作サイクルＣＹ３では唯一アクセスが指
示されている。第１動作サイクルＣＹ１ではキャッシュ
ヒット／ミスの判定結果は最初から得られていない。ア
ドレスメモリ３０におけるキャッシュヒット／ミスの判
定に並行してデータアレイＤＡＲＹの双方のウェイＡ，
ウェイＢに対して双方のメモリバンク２，３でインデッ
クス動作が行われる。キャッシュヒット／ミスの判定が
得られると、それに応じたウェイ選択信号ＷＳＥＬが確
定され、例えばウェイＡの選択が指示される事によっ
て、ウェイＡのメモリバンク２でインデックスされたデ
ータがオフセットアドレスに従って外部に読出される。
次の第２動作サイクルＣＹ２では唯一アクセスが指示さ
れ、ウェイ選択信号もウェイＡの選択状態に維持されて
いる。これにより、第２動作サイクルでは第１動作サイ
クルＣＹ１と同じウェイＡの選択が最初から確定され、
新たにキャッシュヒット／ミスの判定結果が得られるの
を待つことなく、前回と同一のウェイＡから、リードア
ドレスＲＡ１に応ずるデータをすぐに得る事ができる。
これにより、マイクロプロセッサはバーストアクセスの
ような連続アクセスに際して、キャッシュメモリからキ
ャッシュヒットに係るデータを高いスループットで取得
することができる。また、ウェイはメモリバンク毎に割
り当てられるから、連続アクセス時における第２回目以
降の単一のウェイだけを指定した動作ではキャッシュメ
モリの低消費電力も達成される。

【００２７】図４にはキャッシュメモリシステムの一例
が示される。キャッシュメモリＣＡＣＨＥは前記データ
メモリ１とアドレスメモリ３０によって構成された２次
キャッシュメモリとされる。４０はマイクロプロセッサ
である。マイクロプロセッサ４０及びデータメモリ１は
データバス４１を共有する。４２は下位アドレスバス、
４３は上位アドレスバスである。上位アドレスバス４３
上で伝達される上位アドレス信号には前記タグアドレス
が含まれている。下位アドレスバス４２上で伝達される
下位アドレス信号にはインデックスアドレス及びオフセ
ットアドレスが含まれている。マイクロプロセッサ４０
によるメモリ空間のアクセスに際して、アドレスメモリ
３０にはタグアドレスとインデックスアドレスが供給さ
れる。アドレスメモリ３０は、インデックスアドレスに
よってアドレスアレイＡＡＲＹをインデックスし、イン
デックスされたタグＡｉ，Ｂｉが夫々コンパレータ３
４，３５でタグアドレスと比較される。比較結果に応じ
て信号３６，３７の論理値が決定される。例えば一致し
たとき、対応する比較結果信号３７，３７はハイレベル
にされる。アドレスメモリ３０のタグの更新は、インデ
ックスされたタグの領域に、当該インデックスアドレス
の上位に位置するタグアドレスを書込むことによって可
能にされる。

【００２８】図４の例では、前記比較結果信号３６，３
７はそのままウェイ選択信号ＷＳＥＬとして前記データ
メモリ１に与えられる。尚、マイクロプロセッサ４０に
はキャッシュヒット／ミス判定信号４５が与えられる。
このキャッシュヒット／ミス信号４５は前記比較結果信
号３６、３７であってもよいし、また、双方の信号３
６，３７の論理積信号であってもよい。マイクロプロセ
ッサ４０は、それによってキャッシュミスが通知される
と、図示しない主記憶をアクセスする為の動作を例えば
図示を省略するバスコントローラなどに通知する。

【００２９】データメモリ１にはインデックスアドレス
とオフセットアドレスが供給される。前記アクセス形態
指示信号ＡＴＹＰはマイクロプロセッサ４０が出力す
る。

【００３０】図５のキャッシュメモリシステムは、比較
結果信号３６，３７がキャッシュヒット／ミス判定信号
４５としてマイクロプロセッサ４０に与えられる。マイ
クロプロセッサ４０はそのキャッシュヒット／ミス判定
信号４５に基づいて前記ウェイ選択信号ＷＳＥＬを生成
し、データメモリ１に与える。

【００３１】図６には図５のシステムで唯一アクセスが
指示された場合の動作タイミングが示される。図６の動
作はメモリアクセスに際してキャッシュヒットに係るウ
ェイが予めマイクロプロセッサ４０で認識されている場
合の動作とされる。マイクロプロセッサ４０によるアク
セスアドレスの出力時点において既にウェイ選択信号Ｗ
ＳＥＬの値が決定されている。

【００３２】図７には図４のシステムで全部アクセスが
指示された場合の動作タイミングが示される。アドレス
メモリ３０におけるキャッシュヒット／ミスの判定動作
に並行して全てのウェイＡ，Ｂに対してインデックス動
作を予め行い、その後で確定したウェイ選択信号ＷＳＥ
Ｌを用いて、ウェイの選択を行っている。

【００３３】図８には図４のシステムでマイクロプロセ
ッサ４０がバーストアクセスを行う場合の動作タイミン
グが示される。第１回目のアクセスでは図７と同じよう
に、予め全てのウェイＡ，Ｂに対してインデックスを行
い、後から確定したウェイ選択信号ＷＳＥＬによって指
示されるウェイのデータを外部に出力する。第２回目以
降のアクセスではウェイの選択状態は第１回目アクセス
と同じにされて、同一ウェイから順次データを外部に連
続的に出力する動作の高速化が実現される。図８では、
第１回目のアクセスと第２回目以降のアクセスにおける
データ出力は同一サイクルで行われるように図示されて
いるが、これは作図上の問題であって、実際には第２回
目以降のサイクルは短くされる。

【００３４】図９にはインタリーブ動作を考慮した時の
メモリバンク２，３に対するウェイの割り当てを概略的
に示してある。すなわち、ウェイのデータを順次異なる
メモリバンクに割り当てると共に、メモリバンクの隣り
合うアドレスには異なるウェイのデータを格納させる。
これにより、ウェイＡが選択される時、ウェイＡのデー
タＡ０，Ａ１，Ａ２，Ａ３は相互に異なるメモリバンク
に配置されているから、例えばデータＡ０を外部に出力
しながら次のデータＡ１のアドレシングを行うというよ
うに、パイプライン的に２個のメモリバンク２，３を動
作せることができ、キャッシュメモリのスループットを
一層向上させることができる。

【００３５】上記実施の形態で説明したところによれ
ば、前記全部アクセスが指示されたときは、キャッシュ
メモリＣＡＣＨＥのアドレスメモリ３０におけるヒット
／ミス判定動作に並行して、双方ウェイＡ，Ｂに対する
インデックス動作が行われる為、キャッシュヒットに係
るデータの外部出力を高速化することができる。前記唯
一アクセスが指示されたときは、キャッシュメモリＣＡ
ＣＨＥのアドレスメモリ３０におけるヒット／ミス判定
動作によって既に得られているウェイ選択信号ＷＳＥＬ
によって選択されたウェイに対するインデックス動作が
行われる為、必要最小限のメモリバンクだけが動作され
ることになり、低消費電力に寄与できる。したがって、
キャッシュメモリＣＡＣＨＥのスループットの向上又は
低消費電力化の何れを最優先にするかを任意に決定する
ことができる。

【００３６】また、ウェイＡ，Ｂのデータを順次異なる
メモリバンク２，３に割り当てると共に、メモリバンク
２，３の隣り合うアドレスには異なるウェイのデータを
格納させて、インタリーブ形式でウェイに対するメモリ
動作を制御することにより、複数のメモリバンク２，３
のメモリ動作が部分的に並列化され、これによって、キ
ャッシュメモリＣＡＣＨＥのスループットを一層向上さ
せることができる。

【００３７】また、メモリバンク２，３毎にウェイを割
り当てれば、唯一アクセスが指示された時の電力消費を
更に低減できる。

【００３８】また、レイトライトデータレジスタ１０、
レイトライトアドレスレジスタ１７およびレイトライト
ウェイレジスタ１８を設け、前記レイトライトアドレス
レジスタ１７およびレイトライトウェイレジスタ１８が
保持する情報と外部から供給されるスアドレス信号及び
ウェイ選択信号とをコンパレータ１９，２０で比較し、
読出し動作において前記コンパレータ１９，２０による
比較結果が一致であるとき、前記データアレイＤＡＲＹ
の出力に代えて、前記レイトライトデータレジスタ１０
が保持するデータを外部に出力させることにより、キャ
ッシュメモリＣＡＣＨＥにレイトライト機能を実現でき
る。

【００３９】前記データメモリ１をキャッシュメモリＣ
ＡＣＨＥに適用したキャッシュメモリシステムにおい
て、キャッシュメモリＣＡＣＨＥに接続されたマイクロ
プロセッサ４０は、前記アクセス形態指示信号ＡＴＹＰ
及びアドレス信号を前記データメモリ１に供給し、前記
アクセス形態指示信号ＡＴＹＰを、全部のウェイに対す
る並列動作指示状態から一つのウェイに対する動作指示
状態に変化させたとき、ウェイ選択信号ＷＳＥＬによる
選択対象をそのまま維持する制御を行うことができる。
したがって、マイクロプロセッサ４０が連続読み出しア
クセスのようなバーストアクセスを行うとき、最初のア
クセスでは全部アクセスを指示し、第2回目以降のアク
セスでは唯一アクセスを指示する事により、最初のアク
セスではスループットが向上され、第2回目以降のアク
セスでは低消費電力を実現できる。これにより、バース
トアクセス時におけるキャッシュメモリのスループット
向上と低消費電力の双方を達成することができる。

【００４０】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００４１】例えば、本発明が適用されるデータメモリ
やキャッシュメモリのウェイ数は２に限定されず、それ
以上であってもよい。また、キャッシュメモリの動作タ
イミングは図６乃至図８の内容に限定されず、実際には
マイクロプロセッサの動作プログラムなどによって個々
に決定される。本発明に係る半導体記憶装置が適用され
るキャッシュメモリはコンピュータシステムにおける２
次キャッシュメモリに限定されず、３次キャッシュメモ
リ、更にはマイクロプロセッサに内蔵されるキャッシュ
メモリなどにも適用することができる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４３】すなわち、全部のウェイに対する並列的な
メモリセル選択動作（全部アクセス）又は一つのウェイ
に対するメモリセル選択動作（唯一アクセス）を指示す
るアクセス形態指示信号（ＡＴＹＰ）と、どのウェイを
選択するかを指示するウェイ選択信号（ＷＳＥＬ）とを
用い、全部アクセスでは全てのウェイに対してインデッ
クス動作を行った後、ウェイ選択信号が指示するウェイ
のデータを外部に出力させ、唯一アクセスでは前記ウェ
イ選択信号が指示する一つのウェイに対してだけインデ
ックス動作を行ってデータを外部に出力させる。したが
って、アクセス形態指示信号とウェイ選択信号との状態
に応じて、キャッシュメモリのスループット向上と、キ
ャッシュメモリの低消費電力化との何れを最優先にする
かを任意に決定することができる。

【００４４】また、インタリーブ形式でウェイに対する
メモリ動作を制御することにより、キャッシュメモリの
スループットを一層向上させることができる。

【００４５】また、データメモリのメモリ領域毎にウェ
イを割り当てれば、キャッシュメモリの電力消費を更に
低減できる。更に、キャッシュメモリにレイトライト機
能を実現できる。

【００４６】そして、マイクロプロセッサが連続読み出
しアクセスのようなバーストアクセスを行うとき、最初
のアクセスではキャッシュメモリからのデータスループ
ットを向上でき、第2回目以降のアクセスでは低消費電
力を実現できる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一例とされるデ
ータメモリのブロック図である。

【図２】図１に示されるデータメモリと一緒にキャッシ
ュメモリを構成するアドレスメモリの一例ブロック図で
ある。

【図３】図１に示されるデータメモリの動作例を模式的
に示した説明図である。

【図４】キャッシュメモリシステムの一例を示すブロッ
ク図である。

【図５】キャッシュメモリシステムの別の例を示すブロ
ック図である。

【図６】図５のシステムで唯一アクセスが指示された場
合の一例動作タイミングチャートである。

【図７】図４のシステムで全部アクセスが指示された場
合の一例動作タイミングチャートである。

【図８】図４のシステムでマイクロプロセッサがバース
トアクセスを行う場合の一例動作タイミングチャートで
ある。

【図９】インタリーブ動作を考慮したときのメモリバン
クに対するウェイの割り当てを概略的に示した説明図で
ある。

【符号の説明】

１ データメモリ ２，３ メモリバンク ＤＡＲＹ データアレイ ＷＳＥＬ ウェイ選択信号 ＡＴＹＰ アクセス形態指示信号 ４ メモリバンク選択信号生成回路 １０ レイトライトデータレジスタ １１ セレクタ １４ 出力選択信号生成回路 １５ ウェイ選択信号タイミング調整回路 １７ レイトライトアドレスレジスタ １８ レイトライトウェイレジスタ １９，２０ コンパレータ ３０アドレスメモリ ＡＡＲＹ アドレスアレイ ３２、３３ メモリバンク ３４，３５ コンパレータ ４０マイクロプロセッサ ＣＡＣＨＥ キャッシュメモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中原 茂 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 西山 雅彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 多数のメモリセルが配置された複数個の
   メモリ領域を有し前記複数個のメモリ領域に2以上のウ
   ェイが割り当てられるデータアレイと、前記全部のウェ
   イに対する並列的なメモリセル選択動作か前記複数個の
   ウェイの内の一つのウェイに対するメモリセル選択動作
   かを指示するアクセス形態指示信号の入力端子と、前記
   複数個のウェイのうち何れのウェイを選択するかを指示
   するウェイ選択信号の入力端子と、前記アクセス形態指
   示信号及びウェイ選択信号に基づいて前記複数個のウェ
   イに対するメモリ動作を制御する制御手段とを有し、 前記制御手段は、読出し動作において前記アクセス形態
   指示信号によって全部のウェイに対する並列動作が指示
   されたときは、全てのウェイに対し外部からのアドレス
   信号に従ったメモリセル選択動作を行った後に、前記ウ
   ェイ選択信号で選択されたウェイのデータを外部に出力
   させ、読出し動作において前記アクセス形態指示信号に
   よって一つのウェイに対するメモリセル選択動作が指示
   されたきは、前記ウェイ選択信号で指示された一つのウ
   ェイに対し外部からのアドレス信号に従ったメモリセル
   選択動作を行ってデータを外部に出力させるものである
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 書き込み動作において外部から供給され
   る書き込みデータを一時的に保持する第１のレジスタ
   と、外部から供給される書き込みの為のアドレス信号と
   ウェイ選択信号とを一時的に保持する第２のレジスタ
   と、前記第２のレジスタが保持する情報と外部から供給
   されるアドレス信号及びウェイ選択信号とを比較する比
   較手段とを更に有し、前記制御手段は、読出し動作にお
   いて前記比較手段による比較結果が一致であるとき、前
   記データアレイの出力に代えて、前記第２のレジスタが
   保持するデータを外部に出力するものであることを特徴
   とする請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記制御手段は、ウェイのデータを順次
   異なるメモリ領域に割り当てると共に、メモリ領域の隣
   り合うアドレスには異なるウェイのデータを格納させ
   て、インタリーブ形式でウェイに対するメモリ動作を制
   御するものであることを特徴とする請求項１又は２に記
   載の半導体記憶装置。
4. 【請求項４】 前記制御手段は、メモリ領域毎にウェイ
   を割り当てるものであることを特徴とする請求項１又は
   ２に記載の半導体記憶装置。
5. 【請求項５】 キャッシュメモリと、前記キャッシュメ
   モリに接続されたマイクロプロセッサとを含むキャッシ
   ュメモリシステムであって、 前記キャッシュメモリは、請求項１乃至４の何れか１項
   に記載の半導体記憶装置から成るデータメモリと、前記
   データメモリ部のウェイ数と同一のウェイ数を持ち、ウ
   ェイに対するインデックスアドレスが前記データアレイ
   と同一にされたアドレスアレイを有し当該アドレスアレ
   イでインデックスされたアドレスタグに関するキャッシ
   ュヒット・ミスをウェイ毎に判定する判定手段を備えた
   アドレスメモリとを有し、 前記マイクロプロセッサは、前記アクセス形態指示信号
   及びアドレス信号を前記データメモリに供給し、前記ア
   クセス形態指示信号を、全部のウェイに対する並列動作
   指示状態から一つのウェイに対する動作指示状態に変化
   させたとき、ウェイ選択信号による選択対象をそのまま
   維持するものであることを特徴とするキャッシュメモリ
   システム。
6. 【請求項６】 前記マイクロプロセッサは、連続読出し
   アクセスにおいて、第１回目の読出しアクセスではアク
   セス形態指示信号を全部のウェイに対する並列動作指示
   状態とし、これに続く第２回以降のアクセスではアクセ
   ス形態指示信号を一つのウェイに対する動作指示状態に
   するものであることを特徴とする請求項５に記載のキャ
   ッシュメモリシステム。