JP3063945B2 - 時分割スイッチ制御方式 - Google Patents
時分割スイッチ制御方式Info
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Description
【０００１】
【産業上の利用分野】本発明は、デジタル電子交換機に
おける時分割スイッチ制御方式に関し、特に、保持メモ
リへのアクセス方式に関するものである。
おける時分割スイッチ制御方式に関し、特に、保持メモ
リへのアクセス方式に関するものである。
【０００２】
【従来の技術】図１は、時分割スイッチの構成の一例を
示したもので、４は入ハイウェイ（以下、入ＨＷと称す
る）上のデータを一時格納する時間メモリ、３は通話路
形成を制御する中央制御部、２は出ハイウェイ（以下、
出ＨＷと称する）に送出する入ＨＷのタイムスロット
（以下、ＴＳと称する）ＮＯ（ＴＳ０〜ＴＳｎ）を格納
する保持メモリ、１は中央制御部３とのインターフェー
スをとり、保持メモリ２を制御する保持メモリ制御部を
示す。図１に示すように、入ＨＷ０〜入ＨＷｎに対して
各々ＴＳ０〜ＴＳｎを割り当てて時間メモリ４に書き込
み、ＴＳ０〜ＴＳｎごとに出ＨＷ０〜出ＨＷｎを読み出
す。
示したもので、４は入ハイウェイ（以下、入ＨＷと称す
る）上のデータを一時格納する時間メモリ、３は通話路
形成を制御する中央制御部、２は出ハイウェイ（以下、
出ＨＷと称する）に送出する入ＨＷのタイムスロット
（以下、ＴＳと称する）ＮＯ（ＴＳ０〜ＴＳｎ）を格納
する保持メモリ、１は中央制御部３とのインターフェー
スをとり、保持メモリ２を制御する保持メモリ制御部を
示す。図１に示すように、入ＨＷ０〜入ＨＷｎに対して
各々ＴＳ０〜ＴＳｎを割り当てて時間メモリ４に書き込
み、ＴＳ０〜ＴＳｎごとに出ＨＷ０〜出ＨＷｎを読み出
す。
【０００３】時分割スイッチで通話路を形成するには、
中央制御部３から出ＨＷのＴＳＮＯをアドレスとし、入
ＨＷのＴＳＮＯをデータとして保持メモリ制御部１にア
クセスし、保持メモリ制御部１から保持メモリ２にデー
タを書き込んでおく。一方、時間メモリ４には、入ＨＷ
上の各ＴＳのデータが順次書き込まれてあり、保持メモ
リ２から順次読み出したデータをアドレスとして時間メ
モリ４からデータを読み出し、出ＨＷに出力して通話路
を形成する。
中央制御部３から出ＨＷのＴＳＮＯをアドレスとし、入
ＨＷのＴＳＮＯをデータとして保持メモリ制御部１にア
クセスし、保持メモリ制御部１から保持メモリ２にデー
タを書き込んでおく。一方、時間メモリ４には、入ＨＷ
上の各ＴＳのデータが順次書き込まれてあり、保持メモ
リ２から順次読み出したデータをアドレスとして時間メ
モリ４からデータを読み出し、出ＨＷに出力して通話路
を形成する。
【０００４】図５は、中央制御部３からアクセスする時
のアドレス、データ構成の従来例を示したものである。
アドレスのうちＡ１９はリード／ライトを表し、Ａ１８
〜Ａ１５はアクセス対象の種別を表し、Ａ１４〜Ａ９は
出ＨＷＮＯを表し、Ａ８〜Ａ４は出ＴＳＮＯを表す。ま
た、データのうちＤ１５は通話路の接続のＯＮ／ＯＦＦ
を表し、Ｄ１４は通話状態か否か（Ｔ／Ｓ）を表し、Ｄ
１３及びＤ１２は通話レベル制御のＯＮ又はＯＦＦを表
し、Ｄ１０〜Ｄ５は入ＨＷＮＯを表し、Ｄ４〜Ｄ０は入
ＴＳＮＯを表す。
のアドレス、データ構成の従来例を示したものである。
アドレスのうちＡ１９はリード／ライトを表し、Ａ１８
〜Ａ１５はアクセス対象の種別を表し、Ａ１４〜Ａ９は
出ＨＷＮＯを表し、Ａ８〜Ａ４は出ＴＳＮＯを表す。ま
た、データのうちＤ１５は通話路の接続のＯＮ／ＯＦＦ
を表し、Ｄ１４は通話状態か否か（Ｔ／Ｓ）を表し、Ｄ
１３及びＤ１２は通話レベル制御のＯＮ又はＯＦＦを表
し、Ｄ１０〜Ｄ５は入ＨＷＮＯを表し、Ｄ４〜Ｄ０は入
ＴＳＮＯを表す。
【０００５】図６は、図１の保持メモリ制御部１の内部
ブロック図で、５はアドレスデコーダ、６はシフトレジ
スタ、７はアンド回路、８は保持メモリコントローラ、
９はセレクタ、１０は保持メモリリードカウンタ、１１
はバッファ、１２はフリップフロップ、１３はクロック
発生部を示す。図７は、中央制御部３からライトアクセ
ス時のタイミングチャートを示す。
ブロック図で、５はアドレスデコーダ、６はシフトレジ
スタ、７はアンド回路、８は保持メモリコントローラ、
９はセレクタ、１０は保持メモリリードカウンタ、１１
はバッファ、１２はフリップフロップ、１３はクロック
発生部を示す。図７は、中央制御部３からライトアクセ
ス時のタイミングチャートを示す。
【０００６】次に、図５から図７を用いＨＷ０のＴＳ０
とＨＷ１のＴＳ１の通話路を形成するときの従来例の構
成による動作を以下に説明する。
とＨＷ１のＴＳ１の通話路を形成するときの従来例の構
成による動作を以下に説明する。
【０００７】まず、第１の通話路（ＨＷ１のＴＳ１から
ＨＷ０のＴＳ０への通話路）を形成するため、中央制御
部３は、アドレスＡ１９にライトオーダーであることを
示す“０”、Ａ１８〜Ａ１５に時分割スイッチ（以下Ｔ
ＳＷと略す）を示すコード“００００”、Ａ１４〜Ａ９
に出ＨＷＮＯであるＨＷ０を示す“００００００”、Ａ
８〜Ａ４に出ＴＳＮＯであるＴＳ０を示す“００００
０”をアドレスとして設定し、Ｄ１０〜Ｄ５に入ＨＷＮ
ＯであるＨＷ１を示す“０００００１”、Ｄ４〜Ｄ０に
入ＴＳＮＯであるＴＳ１を示す“００００１”、Ｄ１５
に通話路の接続ＯＮを示す“１”、Ｄ１４に通話を示す
“０”、Ｄ１３、Ｄ１２に通話レベル制御ＯＮ／ＯＦＦ
を示す“０”または“１”をデータとして設定し、保持
メモリ制御部１にアクセスする。
ＨＷ０のＴＳ０への通話路）を形成するため、中央制御
部３は、アドレスＡ１９にライトオーダーであることを
示す“０”、Ａ１８〜Ａ１５に時分割スイッチ（以下Ｔ
ＳＷと略す）を示すコード“００００”、Ａ１４〜Ａ９
に出ＨＷＮＯであるＨＷ０を示す“００００００”、Ａ
８〜Ａ４に出ＴＳＮＯであるＴＳ０を示す“００００
０”をアドレスとして設定し、Ｄ１０〜Ｄ５に入ＨＷＮ
ＯであるＨＷ１を示す“０００００１”、Ｄ４〜Ｄ０に
入ＴＳＮＯであるＴＳ１を示す“００００１”、Ｄ１５
に通話路の接続ＯＮを示す“１”、Ｄ１４に通話を示す
“０”、Ｄ１３、Ｄ１２に通話レベル制御ＯＮ／ＯＦＦ
を示す“０”または“１”をデータとして設定し、保持
メモリ制御部１にアクセスする。
【０００８】保持メモリ制御部１は、アドレスデコーダ
５でＡ１８〜Ａ１５をデコードしＴＳＷへのアクセスを
識別し、ＣＭＰ信号を時間Ｔ００のタイミングに出力す
る（クロック信号とは非同期）。
５でＡ１８〜Ａ１５をデコードしＴＳＷへのアクセスを
識別し、ＣＭＰ信号を時間Ｔ００のタイミングに出力す
る（クロック信号とは非同期）。
【０００９】次に、保持メモリ２へのアクセス時間を設
定するため、シフトレジスタ６とアンド回路７により時
間Ｔ０１、Ｔ０２の間に、意味有りとなるＷＩＮＤ信号
を発生し、保持メモリコントローラ８に送出する。保持
メモリコントローラ８では、アドレスＡ１９とＷＩＮＤ
信号とクロックとにより、時間Ｔ０１のタイミングに時
保持メモリ２にＷＥ、ＣＳ信号を送出し保持メモリ２を
ライトサイクルとする。
定するため、シフトレジスタ６とアンド回路７により時
間Ｔ０１、Ｔ０２の間に、意味有りとなるＷＩＮＤ信号
を発生し、保持メモリコントローラ８に送出する。保持
メモリコントローラ８では、アドレスＡ１９とＷＩＮＤ
信号とクロックとにより、時間Ｔ０１のタイミングに時
保持メモリ２にＷＥ、ＣＳ信号を送出し保持メモリ２を
ライトサイクルとする。
【００１０】保持メモリ２のアドレス線には、セレクタ
９から時間Ｔ０１の間、中央制御部３からのアドレスＡ
１４〜Ａ４を出力し、データ線には、保持メモリコント
ローラ８の信号で、時間Ｔ０１の間イネーブルになるバ
ッファ１１から中央制御部３からのデータＤ１５〜Ｄ０
を出力し、保持メモリ２のアドレス値ＨＷ０ＴＳ０にデ
ータ値ＨＷ１ＴＳ１を書き込み、時間Ｔ０３の開始時に
保持メモリコントローラ８から動作終了を示すＡＣＫ信
号を中央制御部３に出力し、時間Ｔ０４に中央制御部３
のアクセスが終了する。
９から時間Ｔ０１の間、中央制御部３からのアドレスＡ
１４〜Ａ４を出力し、データ線には、保持メモリコント
ローラ８の信号で、時間Ｔ０１の間イネーブルになるバ
ッファ１１から中央制御部３からのデータＤ１５〜Ｄ０
を出力し、保持メモリ２のアドレス値ＨＷ０ＴＳ０にデ
ータ値ＨＷ１ＴＳ１を書き込み、時間Ｔ０３の開始時に
保持メモリコントローラ８から動作終了を示すＡＣＫ信
号を中央制御部３に出力し、時間Ｔ０４に中央制御部３
のアクセスが終了する。
【００１１】次に第２の通話路（ＨＷ０のＴＳ０からＨ
Ｗ１のＴＳ１への通話路）を形成するため、中央制御部
３は、アドレスＡ１４〜Ａ９に出ＨＷＮＯＨＷ１を示す
“０００００１”、Ａ８〜Ａ４に出ＴＳＮＯ１を示す
“００００１”をアドレスとして設定し、Ｄ１０〜Ｄ５
に入ＨＷＮＯＨＷ０を示す“００００００”、Ｄ４〜Ｄ
０に入ＴＳＮＯＴＳ０を示す“０００００”をデータと
して設定し、保持メモリ制御部１にアクセスし（Ａ１
９、Ａ１８〜Ａ１５、Ｄ１５〜Ｄ１１は、第１のアクセ
スと同様である）、第１の通話路を形成する場合と同様
に、時間Ｔ１１〜Ｔ１４の間に保持メモリ制御部１が動
作し、保持メモリ２のアドレス値ＨＷ１ＴＳ１にデータ
値ＨＷ０ＴＳ０を書き込む。
Ｗ１のＴＳ１への通話路）を形成するため、中央制御部
３は、アドレスＡ１４〜Ａ９に出ＨＷＮＯＨＷ１を示す
“０００００１”、Ａ８〜Ａ４に出ＴＳＮＯ１を示す
“００００１”をアドレスとして設定し、Ｄ１０〜Ｄ５
に入ＨＷＮＯＨＷ０を示す“００００００”、Ｄ４〜Ｄ
０に入ＴＳＮＯＴＳ０を示す“０００００”をデータと
して設定し、保持メモリ制御部１にアクセスし（Ａ１
９、Ａ１８〜Ａ１５、Ｄ１５〜Ｄ１１は、第１のアクセ
スと同様である）、第１の通話路を形成する場合と同様
に、時間Ｔ１１〜Ｔ１４の間に保持メモリ制御部１が動
作し、保持メモリ２のアドレス値ＨＷ１ＴＳ１にデータ
値ＨＷ０ＴＳ０を書き込む。
【００１２】次に、保持メモリ２からの読み出しは、ク
ロック信号がＬレベルの時間、セレクタ９から保持メモ
リリードカウンタ１０の信号をアドレス線に出力して行
う。保持メモリ２から読み出したデータは、フリップフ
ロップ１２でラッチし、時間メモリ４の読み出しアドレ
スとなり双方向の通話路を形成する。
ロック信号がＬレベルの時間、セレクタ９から保持メモ
リリードカウンタ１０の信号をアドレス線に出力して行
う。保持メモリ２から読み出したデータは、フリップフ
ロップ１２でラッチし、時間メモリ４の読み出しアドレ
スとなり双方向の通話路を形成する。
【００１３】
【発明が解決しようとする課題】上記従来技術では、双
方向の通話路を形成する場合、中央制御部から時分割ス
イッチへのアクセスは最低２回必要であるためバスの占
有時間が長かくなるという問題があった。
方向の通話路を形成する場合、中央制御部から時分割ス
イッチへのアクセスは最低２回必要であるためバスの占
有時間が長かくなるという問題があった。
【００１４】本発明はこのような従来の問題を解決する
ものであり、双方向の通話路を形成する時、中央制御部
から時分割スイッチへのアクセス回数を１回とすること
により、バスの占有時間を短縮し、中央制御部の処理能
力を向上させる時分割スイッチ制御方式を提供すること
を目的とする。
ものであり、双方向の通話路を形成する時、中央制御部
から時分割スイッチへのアクセス回数を１回とすること
により、バスの占有時間を短縮し、中央制御部の処理能
力を向上させる時分割スイッチ制御方式を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】本発明は上記目的を達成
するために、入ハイウェイのアドレスに当該入ハイウェ
イのデータを記憶する時間メモリと、所定の書き込みタ
イミングにおいて出ハイウェイのアドレスに前記入ハイ
ウェイのアドレスをアクセス用データとして記憶する保
持メモリとを有する時分割スイッチと、出ハイウェイの
アドレスに応じて前記保持メモリから読み出したアクセ
ス用データを前記時間メモリのアドレスとして読み出し
たデータを当該出ハイウェイの出力データとする中央制
御部と、を有する時分割交換機において、前記中央制御
部から前記時分割スイッチにアクセスするアドレスに双
方向通話路を形成するか否かを示す制御ビットを設け、
更に、前記時分割スイッチに、前記制御ビットが双方向
通話路の形成を示すときは、最初の書き込みタイミング
で、前記出ハイウェイのアドレスに前記入ハイウェイの
アドレスをアクセス用データとして前記保持メモリに記
憶させ、次の書込タイミングで、前記入ハイウェイのア
ドレスに前記出ハイウェイのアドレスをアクセス用デー
タとして前記保持メモリに記憶させる記憶制御手段を備
えたことを特徴とする。
するために、入ハイウェイのアドレスに当該入ハイウェ
イのデータを記憶する時間メモリと、所定の書き込みタ
イミングにおいて出ハイウェイのアドレスに前記入ハイ
ウェイのアドレスをアクセス用データとして記憶する保
持メモリとを有する時分割スイッチと、出ハイウェイの
アドレスに応じて前記保持メモリから読み出したアクセ
ス用データを前記時間メモリのアドレスとして読み出し
たデータを当該出ハイウェイの出力データとする中央制
御部と、を有する時分割交換機において、前記中央制御
部から前記時分割スイッチにアクセスするアドレスに双
方向通話路を形成するか否かを示す制御ビットを設け、
更に、前記時分割スイッチに、前記制御ビットが双方向
通話路の形成を示すときは、最初の書き込みタイミング
で、前記出ハイウェイのアドレスに前記入ハイウェイの
アドレスをアクセス用データとして前記保持メモリに記
憶させ、次の書込タイミングで、前記入ハイウェイのア
ドレスに前記出ハイウェイのアドレスをアクセス用デー
タとして前記保持メモリに記憶させる記憶制御手段を備
えたことを特徴とする。
【００１６】
【作用】本発明は上記手段により、双方向通話路を形成
する場合には、入替手段により、保持メモリに供給する
アドレス及びデータを相互に入れ替えるので、中央制御
部からのアクセスを１回で済ませるので、バスの占有時
間を短縮し、中央制御部の処理能力を向上させることが
可能となる。
する場合には、入替手段により、保持メモリに供給する
アドレス及びデータを相互に入れ替えるので、中央制御
部からのアクセスを１回で済ませるので、バスの占有時
間を短縮し、中央制御部の処理能力を向上させることが
可能となる。
【００１７】
【実施例】本発明による一実施例を図２から図４により
説明する。
説明する。
【００１８】図２は、本発明による中央制御部３からＴ
ＳＷにアクセスする時のアドレス、データ構成で、アド
レスのうちＡ２０は双方向通話路形成ＯＮ／ＯＦＦ信
号、Ａ３〜Ａ０はＡ１４〜Ａ４で示すＨＷＮＯ、ＴＳＮ
Ｏの制御信号（従来のデータＤ１５〜Ｄ１２に相当す
る）を示し、他のアドレス、データ構成は図５と同じで
あり、その説明は省略する。
ＳＷにアクセスする時のアドレス、データ構成で、アド
レスのうちＡ２０は双方向通話路形成ＯＮ／ＯＦＦ信
号、Ａ３〜Ａ０はＡ１４〜Ａ４で示すＨＷＮＯ、ＴＳＮ
Ｏの制御信号（従来のデータＤ１５〜Ｄ１２に相当す
る）を示し、他のアドレス、データ構成は図５と同じで
あり、その説明は省略する。
【００１９】図３は、本発明による保持メモリ制御部１
のブロック図で、図６と同一のものは同一番号で示して
ある。１４はアンド回路、１５、１７、１８はセレク
タ、１６は切り替え回路を示す。この切り替え回路１
６、セレクタ１７，１８により切替手段を構成する。
のブロック図で、図６と同一のものは同一番号で示して
ある。１４はアンド回路、１５、１７、１８はセレク
タ、１６は切り替え回路を示す。この切り替え回路１
６、セレクタ１７，１８により切替手段を構成する。
【００２０】図４は、本発明による中央制御部３から双
方向通話路形成のアクセスをしたときのタイミングチャ
ートを示す。
方向通話路形成のアクセスをしたときのタイミングチャ
ートを示す。
【００２１】次に、ＨＷ０のＴＳ０とＨＷ１のＴＳ１の
双方向の通話路を形成する時の動作を以下に説明する。
双方向の通話路を形成する時の動作を以下に説明する。
【００２２】中央制御部３は、アドレスＡ２０に双方向
通話路形成を意味する“１”（ＯＮ）、Ａ１８〜Ａ１５
にＴＳＷを示す“００００”、Ａ１４〜Ａ９に双方向通
話路の一方のＨＷＮＯであるＨＷ０を示す“０００００
０”、Ａ８〜Ａ４に双方向通話路の一方のＴＳＮＯであ
るＴＳ０を示す“０００００”、Ａ３にＨＷ０、ＴＳ０
の接続ＯＮを示す“１”、Ａ２に通話路を示す“０”、
Ａ１、Ａ０にＨＷ０、ＴＳ０の通話レベル制御ＯＮ／Ｏ
ＦＦを示す“０”、または“１”をアドレスとして設定
し、Ｄ１０〜Ｄ５に双方向通話路のもう一方のＨＷＮＯ
であるＨＷ１を示す“０００００１”、Ｄ４〜Ｄ０に双
方向通話路のもう一方のＴＳＮＯであるＴＳ１を示す
“００００１”、Ｄ１５にＨＷ１、ＴＳ１の接続ＯＮを
示す“１”、Ｄ１４に通話路を示す“０”、Ｄ１３、Ｄ
１２にＨＷ１、ＴＳ１の通話レベル制御ＯＮ／ＯＦＦを
示す“０”または、“１”をデータとして設定し、保持
メモリ制御部１にアクセスする。
通話路形成を意味する“１”（ＯＮ）、Ａ１８〜Ａ１５
にＴＳＷを示す“００００”、Ａ１４〜Ａ９に双方向通
話路の一方のＨＷＮＯであるＨＷ０を示す“０００００
０”、Ａ８〜Ａ４に双方向通話路の一方のＴＳＮＯであ
るＴＳ０を示す“０００００”、Ａ３にＨＷ０、ＴＳ０
の接続ＯＮを示す“１”、Ａ２に通話路を示す“０”、
Ａ１、Ａ０にＨＷ０、ＴＳ０の通話レベル制御ＯＮ／Ｏ
ＦＦを示す“０”、または“１”をアドレスとして設定
し、Ｄ１０〜Ｄ５に双方向通話路のもう一方のＨＷＮＯ
であるＨＷ１を示す“０００００１”、Ｄ４〜Ｄ０に双
方向通話路のもう一方のＴＳＮＯであるＴＳ１を示す
“００００１”、Ｄ１５にＨＷ１、ＴＳ１の接続ＯＮを
示す“１”、Ｄ１４に通話路を示す“０”、Ｄ１３、Ｄ
１２にＨＷ１、ＴＳ１の通話レベル制御ＯＮ／ＯＦＦを
示す“０”または、“１”をデータとして設定し、保持
メモリ制御部１にアクセスする。
【００２３】保持メモリ制御部１は、アドレスデコーダ
５でＡ１８〜Ａ１５をデコードし、ＴＳＷへのアクセス
を認識し、ＣＭＰ信号を時間Ｔ２０に出力する（クロッ
クとは非同期）。次に、保持メモリ２へのアクセス時間
を設定するため、シフトレジスタ６とアンド回路１４と
アンド回路７により時間Ｔ２１からＴ２４の間に意味有
りとなるＷＩＮＤ１信号と、時間Ｔ２１、Ｔ２２の間に
意味有りとなるＷＩＮＤ信号の２種類の信号を発生す
る。セレクタ１５では、先の２種類の信号のうち、アド
レスＡ２０がＯＮの時はＷＩＮＤ１信号、ＯＦＦの時は
ＷＩＮＤ信号を選択し次段の保持メモリコントローラ８
に出力する。
５でＡ１８〜Ａ１５をデコードし、ＴＳＷへのアクセス
を認識し、ＣＭＰ信号を時間Ｔ２０に出力する（クロッ
クとは非同期）。次に、保持メモリ２へのアクセス時間
を設定するため、シフトレジスタ６とアンド回路１４と
アンド回路７により時間Ｔ２１からＴ２４の間に意味有
りとなるＷＩＮＤ１信号と、時間Ｔ２１、Ｔ２２の間に
意味有りとなるＷＩＮＤ信号の２種類の信号を発生す
る。セレクタ１５では、先の２種類の信号のうち、アド
レスＡ２０がＯＮの時はＷＩＮＤ１信号、ＯＦＦの時は
ＷＩＮＤ信号を選択し次段の保持メモリコントローラ８
に出力する。
【００２４】保持メモリコントローラ８は、セレクタ１
５からのＷＩＮＤ１信号とアドレスＡ１９とクロックに
より時間Ｔ２１と時間Ｔ２３の時保持メモリ２にＷＥ
（ライトイネーブル）信号、ＣＳ（チップセレクト）信
号を出力しライトサイクルとする。
５からのＷＩＮＤ１信号とアドレスＡ１９とクロックに
より時間Ｔ２１と時間Ｔ２３の時保持メモリ２にＷＥ
（ライトイネーブル）信号、ＣＳ（チップセレクト）信
号を出力しライトサイクルとする。
【００２５】中央制御部３からのアドレスＡ１４〜Ａ０
とデータＤ１５〜Ｄ０は、セレクタ１７と１８にそれぞ
れ入力され、セレクタ１７は切り替え制御回路１６から
のＣＨＧ信号がＬレベルの時はＡ１４〜Ａ０を、Ｈレベ
ルの時はＤ１５〜Ｄ０を出力し、セレクタ１８はＣＨＧ
信号がＬレベルの時はＤ１５〜Ｄ０を、Ｈレベルの時は
Ａ１４〜Ａ０を出力する。切り替え回路１６は通常Ｌレ
ベルのＣＨＧ信号を出力し、アドレスＡ２０がＯＮの時
は時間Ｔ２３からＨレベルのＣＨＧ信号を出力する。従
って、時間Ｔ２１、Ｔ２２の間セレクタ１７からはアド
レスＡ１４〜Ａ０、セレクタ１８からはデータＤ１５〜
Ｄ０が出力され、時間Ｔ２３、２４の間セレクタ１７か
らはデータＤ１５〜Ｄ０、セレクタ１８からはアドレス
Ａ１４〜Ａ０が出力される。
とデータＤ１５〜Ｄ０は、セレクタ１７と１８にそれぞ
れ入力され、セレクタ１７は切り替え制御回路１６から
のＣＨＧ信号がＬレベルの時はＡ１４〜Ａ０を、Ｈレベ
ルの時はＤ１５〜Ｄ０を出力し、セレクタ１８はＣＨＧ
信号がＬレベルの時はＤ１５〜Ｄ０を、Ｈレベルの時は
Ａ１４〜Ａ０を出力する。切り替え回路１６は通常Ｌレ
ベルのＣＨＧ信号を出力し、アドレスＡ２０がＯＮの時
は時間Ｔ２３からＨレベルのＣＨＧ信号を出力する。従
って、時間Ｔ２１、Ｔ２２の間セレクタ１７からはアド
レスＡ１４〜Ａ０、セレクタ１８からはデータＤ１５〜
Ｄ０が出力され、時間Ｔ２３、２４の間セレクタ１７か
らはデータＤ１５〜Ｄ０、セレクタ１８からはアドレス
Ａ１４〜Ａ０が出力される。
【００２６】保持メモリ２のアドレス線には、時間Ｔ２
１の間セレクタ１７の信号がセレクタ９を通り出力さ
れ、データ線には、時間Ｔ２１の間セレクタ１８の信号
がバッファ１１を通り出力され、保持メモリ２のアドレ
ス値ＨＷ０、ＴＳ０にデータ値ＨＷ１、ＴＳ１を書き込
む。同様に、時間Ｔ２３の時はアドレス線とデータ線の
内容を入れ換えて保持メモリ２に出力し、アドレス値Ｈ
Ｗ１、ＴＳ１にデータ値ＨＷ０、ＴＳ０を書き込み、時
間Ｔ２５の開始時に保持メモリコントローラ８から動作
終了を示すＡＣＫ信号を中央制御部３に出力し、時間Ｔ
２６に中央制御部３からのアクセスが終了する。
１の間セレクタ１７の信号がセレクタ９を通り出力さ
れ、データ線には、時間Ｔ２１の間セレクタ１８の信号
がバッファ１１を通り出力され、保持メモリ２のアドレ
ス値ＨＷ０、ＴＳ０にデータ値ＨＷ１、ＴＳ１を書き込
む。同様に、時間Ｔ２３の時はアドレス線とデータ線の
内容を入れ換えて保持メモリ２に出力し、アドレス値Ｈ
Ｗ１、ＴＳ１にデータ値ＨＷ０、ＴＳ０を書き込み、時
間Ｔ２５の開始時に保持メモリコントローラ８から動作
終了を示すＡＣＫ信号を中央制御部３に出力し、時間Ｔ
２６に中央制御部３からのアクセスが終了する。
【００２７】保持メモリ２からの読み出しは従来と同様
の方法で行い、ＨＷＯ、ＴＳＯとＨＷ１、ＴＳ１の双方
向の通話路を形成する。
の方法で行い、ＨＷＯ、ＴＳＯとＨＷ１、ＴＳ１の双方
向の通話路を形成する。
【００２８】次に、単方向の通話路を形成する場合の動
作について説明する。
作について説明する。
【００２９】単方向の通話路の時は、アドレスＡ２０が
“０”すなわちＯＦＦとなり中央制御部３からアクセス
する。従って、保持メモリ制御部１内のセレクタ１５
は、時間Ｔ２１、Ｔ２２の間に意味有りとなるＷＩＮＤ
信号を選択し次段に出力する。又、切り替え回路１６の
出力は、アドレスＡ２０がＯＦＦであるため常時Ｌレベ
ルとなり、セレクタ１７からはアドレスＡ１４〜Ａ０、
セレクタ１８からはデータＤ１５〜Ｄ０を出力し、時間
Ｔ２１の時保持メモリ２への書き込みを行い、図示はし
ないが、時間Ｔ２３の開始時に、動作終了を示すＡＣＫ
信号を中央制御部３に出力し単方向の通話路を形成す
る。
“０”すなわちＯＦＦとなり中央制御部３からアクセス
する。従って、保持メモリ制御部１内のセレクタ１５
は、時間Ｔ２１、Ｔ２２の間に意味有りとなるＷＩＮＤ
信号を選択し次段に出力する。又、切り替え回路１６の
出力は、アドレスＡ２０がＯＦＦであるため常時Ｌレベ
ルとなり、セレクタ１７からはアドレスＡ１４〜Ａ０、
セレクタ１８からはデータＤ１５〜Ｄ０を出力し、時間
Ｔ２１の時保持メモリ２への書き込みを行い、図示はし
ないが、時間Ｔ２３の開始時に、動作終了を示すＡＣＫ
信号を中央制御部３に出力し単方向の通話路を形成す
る。
【００３０】以上の様に、双方向の通話路を中央制御部
３から１回のアクセスで形成することが可能となる。
３から１回のアクセスで形成することが可能となる。
【００３１】
【発明の効果】本発明によれば、双方向の通話路を形成
する時、中央制御部からのアクセスが１回で可能となる
ので、バス占有時間を短縮することが出来、中央制御部
の処理能力を向上させることができるという効果があ
る。
する時、中央制御部からのアクセスが１回で可能となる
ので、バス占有時間を短縮することが出来、中央制御部
の処理能力を向上させることができるという効果があ
る。
【図１】時分割スイッチの構成の一例である。
【図２】本発明の一実施例のアドレスデータ構成図であ
る。
る。
【図３】本発明の保持メモリ制御部のブロック図であ
る。
る。
【図４】本発明における中央制御部から双方向通話路形
成のアクセスをしたときのタイミングチャートである。
成のアクセスをしたときのタイミングチャートである。
【図５】従来のアドレスデータ構成図である。
【図６】従来の保持メモリ制御部のブロック図の一例で
ある。
ある。
【図７】従来例における中央制御部からライトアクセス
時のタイミングチャートである。
時のタイミングチャートである。
１ 保持メモリ制御部 ２ 保持メモリ ３ 中央制御部 ４ 時間メモリ １６ 切り替え回路（切替手段） １７、１８ セレクタ Ａ２０ 制御ビット
Claims (1)
- 【請求項１】 入ハイウェイのアドレスに当該入ハイウ
ェイのデータを記憶する時間メモリと、所定の書込タイ
ミングにおいて出ハイウェイのアドレスに前記入ハイウ
ェイのアドレスをアクセス用データとして記憶する保持
メモリとを有する時分割スイッチと、 出ハイウェイのアドレスに応じて前記保持メモリから読
み出したアクセス用データを前記時間メモリのアドレス
として読み出したデータを当該出ハイウェイの出力デー
タとする中央制御部と、を有する時分割交換機におい
て、 前記中央制御部から前記時分割スイッチにアクセスする
アドレスに双方向通話路を形成するか否かを示す制御ビ
ットを設け、更に、前記時分割スイッチに、前記 制御ビットが双方向
通話路の形成を示すときは、最初の書き込みタイミング
で、前記出ハイウェイのアドレスに前記入ハイウェイの
アドレスをアクセス用データとして前記保持メモリに記
憶させ、次の書込タイミングで、前記入ハイウェイのア
ドレスに前記出ハイウェイのアドレスをアクセス用デー
タとして前記保持メモリに記憶させる記憶制御手段を備
えたことを特徴とする時分割スイッチ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191808A JP3063945B2 (ja) | 1993-07-07 | 1993-07-07 | 時分割スイッチ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191808A JP3063945B2 (ja) | 1993-07-07 | 1993-07-07 | 時分割スイッチ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730986A JPH0730986A (ja) | 1995-01-31 |
| JP3063945B2 true JP3063945B2 (ja) | 2000-07-12 |
Family
ID=16280874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191808A Expired - Lifetime JP3063945B2 (ja) | 1993-07-07 | 1993-07-07 | 時分割スイッチ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063945B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200481654Y1 (ko) | 2015-02-11 | 2016-10-27 | 이효철 | 폭과 길이를 줄여 보관이 가능한 사다리 |
-
1993
- 1993-07-07 JP JP5191808A patent/JP3063945B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200481654Y1 (ko) | 2015-02-11 | 2016-10-27 | 이효철 | 폭과 길이를 줄여 보관이 가능한 사다리 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0730986A (ja) | 1995-01-31 |
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