JP2000339951A - メモリアクセスシステム及び方法並びに媒体 - Google Patents

Abstract

(57)【要約】 【課題】 外部からのデータ書込み及びデータ読出しの
周波数の総和と内部のメモリコアへのデータ書込み及び
データ読出しの周波数の総和とが一致しないメモリアク
セスシステムにおいて、読出し動作が書込み動作を追い
越すことのないようにする。 【解決手段】 周波数の総和の不一致によってメモリコ
ア４０に対する読出し動作が書込み動作を追越す追越し
タイミングよりも前にメモリコア４０に対して書込むべ
きデータが書込まれるバッファ１２を設ける。そして、
メモリコア４０に記憶されているデータが所定量に達し
たことを検出し、この検出に応答してメモリコア４０に
書込むべきデータをバッファ１２に書込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリアクセスシス
テム及びメモリアクセス方法並びにメモリアクセスプロ
グラムを記録した記録媒体に関し、特にデータを記憶す
るメモリコアに対するデータの読出しとデータの書込み
とが互いに異なる周期で行われるＦＩＦＯメモリについ
てのメモリアクセスシステム及びメモリアクセス方法並
びにメモリアクセスプログラムを記録した記録媒体に関
する。

【０００２】

【従来の技術】ＦＩＦＯメモリのシステムとしての書込
み（ｗｒｉｔｅ）と読出し（ｒｅａｄ）との動作周波数
の総和の高速化が要求されてきている。この要求を実現
するために、書込みデータを一度レジスタ（Ｒｅｇｉｓ
ｔｅｒ）に一時保管して一括でメモリコアに書込み、ま
た読出しデータを一度メモリコアから一括してレジスタ
に一時保管してから出力することが提案されている。こ
の方法を採用したメモリアクセスシステムの従来例が図
５に示されている。

【０００３】同図に示されているように、従来のメモリ
アクセスシステムは、データ（Ｄａｔａ）を供給する入
力端子Ｄａｔａ Ｉｎｐｕｔ ｉ（ｉ＝０〜ｎ；ｎは自
然数)(以下、ＤINi と称す）と、データを出力する出力
端子Ｄａｔａ Ｏｕｔｐｕｔｉ（ｉ＝０〜ｎ）（以下、
ＤOUTiと称す）と、データをコントロールするクロック
を入力する端子Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌ ｊ（ｊ
＝０〜ｍ；ｍは自然数）（以下、ＣＬＫｊと称す）とを
含んで構成されている。なお、ＣＬＫｊは、端子ＤINi
をコントロールするクロック、イネーブル、リセット信
号と端子ＤOUTiをコントロールするクロック、イネーブ
ル、リセット信号とを含むものとする。

【０００４】また同図において、本システムは、データ
を記憶するためのメモリコア４０と、リセット直後のデ
ータ（通常はゼロ番地を意味する）を出力できるように
するためのＳＲＡＭバッファ１１と、メモリコア４０へ
規定されたデータ量を一括（あるいは連続）に書込むま
でデータを一時保管するための書込みデータレジスタ
（Ｗｒｉｔｅ Ｄａｔａ Ｒｅｇｉｓｔｅｒ）２１及び
２２と、メモリコアから規定されたデータ量を一括（あ
るいは連続）に読出したデータを一時保管するための読
出しレジスタ（Ｒｅａｄ Ｒｅｇｉｓｔｅｒ）３１及び
３２と、各レジスタに対する読出し及び書込みを制御す
る制御回路５０とを含んで構成されている。

【０００５】制御回路５０は、各バッファ，レジスタ及
びメモリコアを制御する書込みアドレスカウンタ（Ｗｒ
ｉｔｅ Ａｄｄｒｅｓｓ Ｃｏｕｎｔｅｒ；以下、ＷＡ
Ｃと称す）５１及び読出しアドレスカウンタ（Ｒｅａｄ
Ａｄｄｒｅｓｓ Ｃｏｕｎｔｅｒ；以下、ＲＡＣと称
す）５２と、リフレッシュアドレスレカウンタ（Ｒｅｆ
ｒｅｓｈ Ａｄｄｒｅｓｓ Ｃｏｕｎｔｅｒ；以下、Ｒ
ｅｆＡＣと称す）５２と、タイミングジェネレータ（Ｔ
ｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ；以下、ＴＧと称す）
５４と、コントロール部（Ｃｏｎｔｒｏｌ ｃｉｒｃｕ
ｉｔ）５５とから構成されている。

【０００６】本システムにおいては、読出し動作と書込
み動作とのタイミングが一致していない。このため、図
６に示されているように書込みデータレジスタ２１，２
２に書込まれたデータをメモリコア４０へ書込むタイミ
ングと、メモリコア４０のデータを読出しデータレジス
タ３１，３２へ書込むタイミングとが競合することがあ
る。

【０００７】ここでは、動作説明のため、仮に書込みク
ロック（Ｗｒｉｔｅ ｃｌｏｃｋ）を５０ＭＨｚ（＝２
０ｎｓ）、読出しクロック（Ｒｅａｄ ｃｌｏｃｋ）を
１００ＭＨｚ（＝１０ｎｓ）、メモリコアクロックを１
２５ＭＨｚ（＝８ｎｓ）、各ＳＲＡＭバッファ１，２の
データ量を４０９６ワード（ｗｏｒｄ）、各レジスタの
データ量を１０２４ワードとした場合を考える。なお同
図において、実線矢印はメモリコアから読出してリード
レジスタに書込む動作を示している。一方、破線矢印は
メモリコアから読出してライトレジスタに書込む動作を
示している。

【０００８】まず最初に書込み動作について説明する。
システムがリセットされると、端子ＤINi から４０９６
ワード分のデータが端子ＣＬＫｊへのクロックによって
随時取込まれる場合、データが取込まれると同時にＳＲ
ＡＭバッファ１１の０〜４０９５番地に書込まれる（ｗ
１）。

【０００９】続いて１０２４ワード分のデータをＣＬＫ
ｊによって随時取込む場合、データが取込まれると同時
に書込みデータレジスタ２１の０〜１０２３番地に書込
まれる（ｗ２）。更に１０２４ワード分のデータを端子
ＣＬＫｊへのクロックによって随時取込む場合、データ
が取込まれると同時に書込みデータレジスタ２２の０〜
１０２３番地にデータが書込まれる（ｗ３）。この時０
番地にデータが書込まれたと同時に書込みデータレジス
タ２１に書込まれた１０２４ワード分のデータをメモリ
コア４０へ書込む命令が発生し、メモリコア４０への書
込み動作が行われる（ｗ４）。以上の一連の動作が繰返
される。

【００１０】次に読出し動作について説明する。いまリ
セット後ＤOUTiから４０９６ワード分のデータが端子Ｃ
ＬＫｊへのクロックにより随時読出される場合、データ
はＳＲＡＭバッファ１１から随時読出されると同時にメ
モリコア４０より１０２４ワード分のデータが読出しデ
ータレジスタ３１に書込まれ、続けてメモリコア４０よ
り１０２４ワード分のデータが読出しデータレジスタ３
２に書込まれる（ｒ１）。

【００１１】端子ＣＬＫｊへのクロックによりＳＲＡＭ
バッファ１１の０〜４０９５番地のデータが端子ＤOUTi
より随時読出された後は、読出しデータレジスタ３１の
０〜１０２３番地のデータが端子ＤOUTiより随時読出さ
れる（ｒ２）。更に１０２４ワード分のデータを端子Ｃ
ＬＫｊへのクロックによって随時読出す場合、読出しデ
ータレジスタ３２の０〜１０２３番地のデータが端子Ｄ
OUTiから随時読出される（ｒ３）。

【００１２】この時０番地のデータが読出されると同時
にメモリコア４０から１０２４ワード分のデータを読出
しデータレジスタ３１へ書込む命令を出し、読出しデー
タレジスタ３１へ書込み動作が行われる（ｒ４）。更に
１０２４ワード分のデータを端子ＣＬＫｊへのクロック
によって随時読出す場合、読出しデータレジスタ３２の
０〜１０２３番地のデータが端子ＤOUTiから随時読出さ
れる（ｒ５）。以上の一連の動作が繰返される。

【００１３】

【発明が解決しようとする課題】上述した従来のメモリ
アクセスシステムにおいては、メモリコア４０にデータ
を書込んだ後、それを読出す動作が行われる。しかし、
メモリコア４０に対する書込み周波数と読出し周波数と
が一致しないと、不正なデータが出力される事がある。
具体的には、メモリコア４０からデータが出力される期
間「１８」と読出しデータレジスタ３２から読出される
期間「１８」とが一致し、その後の期間「１９」以降に
おいては、読出し動作が書込み動作を追い越すことにな
り、その結果として不正なデータが読出されることにな
る。

【００１４】これにより、図７のアドレスマップに示さ
れているように、必要な読出しデータを随時読出しデー
タレジスタ３１，３２へ書込むことができず以前のデー
タを読出すという欠点がある。すなわち、同図には、図
６中の各期間「０」〜「３１」に対応するライン「０」
〜「３１」のデータである１０２４ワードずつのアドレ
スが示されており、この１０２４ワードのアドレスそれ
ぞれについて、書込みが行われた後に読出しが行われな
ければならない。

【００１５】しかしながら、ライン「１８」の後のライ
ン「１９」以後については、上述したように、読出し動
作が書込み動作を追い越すことになり、その結果として
不正なデータが読出されるという欠点がある。なお同図
に示されているように、ライン「０」〜「３」について
の０〜４０９５ワードに対応するアドレスは未使用領域
であり、その代わりにＳＲＡＭバッファ１１が使用され
る。また「ライン」とは、撮像素子の出力を本システム
で記憶する場合において、１０２４画素に相当するデー
タの集合をいう。

【００１６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は読出し動作が
書込み動作を追い越すことのないメモリアクセスシステ
ム及びメモリアクセス方法並びにメモリアクセスプログ
ラムを記録した記録媒体を提供することである。

【００１７】

【課題を解決するための手段】本発明によるメモリアク
セスシステムは、外部からのデータ書込み及びデータ読
出しの周波数の総和と内部のメモリコアへのデータ書込
み及びデータ読出しの周波数の総和とが一致しない先入
れ先出しメモリについてのメモリアクセスシステムであ
って、前記周波数の総和の不一致によって前記メモリコ
アに対する読出し動作が前記メモリコアに対する書込み
動作を追越す追越しタイミングよりも前に前記メモリコ
アに対して書込むべきデータが書込まれるバッファを含
むことを特徴とする。

【００１８】本発明によるメモリアクセス方法は、外部
からのデータ書込み及びデータ読出しの周波数の総和と
内部のメモリコアへのデータ書込み及びデータ読出しの
周波数の総和とが一致しない先入れ先出しメモリについ
てのメモリアクセス方法であって、前記周波数の総和の
不一致によって前記メモリコアに対する読出し動作が前
記メモリコアに対する書込み動作を追越す追越しタイミ
ングよりも前に前記メモリコアに対して書込むべきデー
タをバッファに書込むことを特徴とする。

【００１９】本発明によるメモリアクセスプログラムを
記録した記録媒体は、コンピュータによって、外部から
のデータ書込み及びデータ読出しの周波数の総和と内部
のメモリコアへのデータ書込み及びデータ読出しの周波
数の総和とが一致しない先入れ先出しメモリについての
アクセスを制御するメモリアクセスプログラムを記録し
た記録媒体であって、前記プログラムはコンピュータ
に、前記周波数の総和の不一致によって前記メモリコア
に対する読出し動作が前記メモリコアに対する書込み動
作を追越す追越しタイミングよりも前に前記メモリコア
に対して書込むべきデータをバッファに書込ませること
を特徴とする。

【００２０】要するに本システムでは、ＦＩＦＯメモリ
のシステムとしての書込みと読出しの動作周波数の総和
が、内部メモリ部への書込みと読出しの動作周波数の総
和より速い場合において、その総和の差により発生する
読出しの追越しに対して、追越しが発生する前にデータ
を格納する第２のＳＲＡＭバッファを設けているのであ
る。また、追越を回避するための第２のＳＲＡＭバッフ
ァに対して書込みを行うタイミングを調整するために、
書込みデータレジスタ，読出しデータレジスタが、シス
テムに追加されている。

【００２１】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。

【００２２】図１は本発明によるメモリアクセスシステ
ムの実施の一形態を示すブロック図である。同図におい
て、本実施例によるメモリアクセスシステムは、データ
（Ｄａｔａ）を供給する入力端子Ｄａｔａ Ｉｎｐｕｔ
ｉ（ｉ＝０〜ｎ；ｎは自然数)(以下、ＤINi と称す）
と、データを出力する出力端子Ｄａｔａ Ｏｕｔｐｕｔ
ｉ（ｉ＝０〜ｎ）（以下、ＤOUTiと称す）と、データ
をコントロールするクロックを入力する端子Ｃｏｎｔｒ
ｏｌ Ｓｉｇｎａｌ ｊ（ｊ＝０〜ｍ；ｍは自然数）
（以下、ＣＬＫｊと称す）とを含んで構成されている。
なお、端子ＣＬＫｊには、端子ＤINi をコントロールす
るクロック、イネーブル、リセット信号とＤOUTiをコン
トロールするクロック、イネーブル、リセット信号とが
入力されるものとする。

【００２３】また同図において、本システムは、データ
を記憶するためのメモリコア４０と、リセット直後のデ
ータ（通常はゼロ番地を意味する）を出力できるように
するためのＳＲＡＭバッファ１１と、読出し追越し対策
用のＳＲＡＭバッファ１２と、メモリコア４０へ規定さ
れたデータ量を一括（あるいは連続）に書込むまでデー
タを一時保管するための書込みデータレジスタ（Ｗｒｉ
ｔｅ Ｄａｔａ Ｒｅｇｉｓｔｅｒ）２１，２２，２３
と、メモリコア４０から規定されたデータ量を一括（あ
るいは連続）に読出したデータを一時保管するための読
出しレジスタ（Ｒｅａｄ Ｒｅｇｉｓｔｅｒ）３１，３
２，３３，３４と、各レジスタに対する読出し及び書込
みを制御する制御回路５０とを含んで構成されている。

【００２４】制御回路５０は、各バッファ，レジスタ及
びメモリコアを制御する書込みアドレスカウンタ（Ｗｒ
ｉｔｅ Ａｄｄｒｅｓｓ Ｃｏｕｎｔｅｒ；以下、ＷＡ
Ｃと称す）５１及び読出しアドレスカウンタ（Ｒｅａｄ
Ａｄｄｒｅｓｓ Ｃｏｕｎｔｅｒ；以下、ＲＡＣと称
す）５２と、リフレッシュアドレスレカウンタ（Ｒｅｆ
ｒｅｓｈ Ａｄｄｒｅｓｓ Ｃｏｕｎｔｅｒ；以下、Ｒ
ｅｆＡＣと称す）５２と、タイミングジェネレータ（Ｔ
ｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ；以下、ＴＧと称す）
５４と、コントロール部（Ｃｏｎｔｒｏｌ ｃｉｒｃｕ
ｉｔ）５５とから構成されている。

【００２５】ここで、本例によるメモリアクセスシステ
ムが従来のものと異なる点は、書込み動作と読出し動作
との動作周波数の差により、メモリコアへのデータのア
クセスを行うと追越しが発生する前に追越を回避するた
めのＳＲＡＭバッファ２１と、追越を回避するＳＲＡＭ
バッファ１２を挿入するタイミングを調整するための書
込みデータレジスタ２３並びに読出しデータレジスタ３
３及び３４が追加されている点である。

【００２６】かかる構成において、端子ＤINi から供給
されたデータは、ＷＡＣ５１によって書込むバッファあ
るいはレジスタが制御され端子ＣＬＫｊへのクロックに
よって取込まれる。まず最初は、ＳＲＡＭバッファ１１
に書込まれ、ＳＲＡＭバッファ１１が満杯（規定のデー
タ量に達する）になると書込みデータレジスタ２１に引
続き書込む。書込みデータレジスタ２１が満杯になると
書込みデータレジスタ２２に引続き書込むと同時にメモ
リコア４０に書込みデータレジスタ２１のデータを一括
（あるいは連続）に書込む命令を出す。書込みデータレ
ジスタ２２が満杯になると書込みデータレジスタ２３に
引続き書込むと同時にメモリコア４０に書込みデータレ
ジスタ２２のデータを一括（あるいは連続）に書込む命
令を出す。書込みデータレジスタ２３が満杯になると書
込みデータレジスタ２１に引続き書込むと同時にメモリ
コア４０に書込みデータレジスタ２３のデータを一括
（あるいは連続）に書込む命令を出す。この動作は追越
しが発生する直前まで繰返される。

【００２７】追越しが発生する直前でＳＲＡＭバッファ
１２に書込み、ＳＲＡＭバッファ１２が満杯になると書
込みデータレジスタ２Ｘ（ＸはＳＲＡＭバッファ１２に
切替えられる前の書込みデータレジスタの次の番号）に
書込む。この後は、追い越しが発生するまでの一連の動
作が繰返される。

【００２８】端子ＤOUTiから出力されるデータは、ＲＡ
Ｃ５３によって読出すバッファあるいはレジスタが制御
され端子ＣＬＫｊへのクロックによって出力される。ま
ず最初は、ＳＲＡＭバッファ１１から読出されると同時
にメモリコア４０から読出しデータレジスタ３１にデー
タを一括（あるいは連続）に書込む命令を出す。

【００２９】ＳＲＡＭバッファ１１が空（規定のデータ
量を全て読出された）になると読出しデータレジスタ３
１から引続き読出す。読出しデータレジスタ３１が空に
なると読出しデータレジスタ３２から引続き読出すと同
時にメモリコア４０から読出しデータレジスタ３１にデ
ータを一括（あるいは連続）に書込む命令を出す。

【００３０】読出しデータレジスタ３２が空になると読
出しデータレジスタ３３から読出すと同時にメモリコア
４０から読出しデータレジスタ３２にデータを一括（あ
るいは連続）に書込む命令を出す。読出しデータレジス
タ３３が空になると読出しデータレジスタ３４から読出
すと同時にメモリコア４０から読出しデータレジスタ３
３にデータを一括（あるいは連続）に書込む命令を出
す。

【００３１】読出しデータレジスタ３４が空になると読
出しデータレジスタ３１から読出すと同時にメモリコア
４０から読出しデータレジスタ３４にデータを一括（あ
るいは連続）に書込む命令を出す。この動作を追越しが
発生する直前まで繰返す。追越しが発生する直前でＳＲ
ＡＭバッファ１２から読出され、ＳＲＡＭバッファ１２
が空になると読出しデータレジスタ３Ｙ（ＹはＳＲＡＭ
バッファ１２に切替えられる前の読出しデータレジスタ
の次の番号）から読出す。この後は、追い越しが発生す
るまでの一連の動作が繰返される。

【００３２】なお、メモリコアが同時に書込み動作、読
出し動作ができない場合、ＷＡＣ５１，ＲＡＣ５３から
のメモリコアに対する書込み、読出し命令をＴＧ５４で
書込み動作、読出し動作を制御する。また、メモリコア
がＤＲＡＭの場合、さらにＲｅｆＡＣ５２からのリフレ
ッシュ（Ｒｅｆｒｅｓｈ）命令による制御が追加され
る。コントロール部、各バッファ、レジスタは、ＣＬＫ
ｊ（ｊ＝０〜ｍ）に同期して動作する。

【００３３】以上より本システムを採用した場合、ＦＩ
ＦＯメモリのシステムとしての書込みと読出しの動作周
波数の総和が、メモリコア（ＳＲＡＭあるいはＤＲＡＭ
等で構成されている）への書込みと読出しの動作周波数
の総和より速い場合においても、その総和の差により発
生する読出しの追越しをデータバス（Ｄａｔａ Ｂｕ
ｓ）の拡大を伴わずかつＳＲＡＭバッファの増加を最小
限にした構成で実現できる。

【００３４】さらに、タイムチャート及びアドレスマッ
プを参照して本システムの動作について説明する。図２
は各バッファ，レジスタ，メモリコアの動作を示すタイ
ムチャートである。また、図３は本システムのアドレス
マップを示す図である。図３においては、３２ライン×
１０２４画素×３２ビット＝１０４８５７６ビットのア
ドレス空間が示されており、ライン「０」〜「３」につ
いての０〜４０９５ワードに対応するアドレスの他、ラ
イン「１６」〜「１９」についての１６３８４〜２０４
７９ワードに対応するアドレスが未使用領域であり、そ
の代わりにＳＲＡＭバッファ１１及び１２が使用され
る。

【００３５】動作説明のため、仮に書込みクロック（Ｗ
ｒｉｔｅ ｃｌｏｃｋ）を５０ＭＨｚ（＝２０ｎｓ）、
読出しクロック（Ｒｅａｄ ｃｌｏｃｋ）を１００ＭＨ
ｚ（＝１０ｎｓ）、メモリコアクロックを１２５ＭＨｚ
（＝８ｎｓ）、各ＳＲＡＭバッファ１，２のデータ量を
４０９６ワード（ｗｏｒｄ）、各レジスタのデータ量を
１０２４ワードとした場合を考える。

【００３６】まず最初に書込み動作について説明する。
システムがリセットされると、端子ＤINi から４０９６
ワード分のデータが端子ＣＬＫｊへのクロックによって
随時取込まれる場合、データが取込まれると同時にＳＲ
ＡＭバッファ１１の０〜４０９５番地に書込まれる（ｗ
１）。

【００３７】続いて１０２４ワード分のデータをＣＬＫ
ｊによって随時取込む場合、データが取込まれると同時
に書込みデータレジスタ２１の０〜１０２３番地に書込
まれる（ｗ２）。更に１０２４ワード分のデータを端子
ＣＬＫｊへのクロックによって随時取込む場合、データ
が取込まれると同時に書込みデータレジスタ２２の０〜
１０２３番地にデータが書込まれる（ｗ３）。この時０
番地にデータが書込まれたと同時に書込みデータレジス
タ２１に書込まれた１０２４ワード分のデータをメモリ
コア４０へ書込む命令が発生し、メモリコア４０への書
込み動作が行われる（ｗ４）。

【００３８】更に１０２４ワード分のデータを端子ＣＬ
Ｋｊへのクロックによって随時取込む場合、データが取
込まれると同時に書込みデータレジスタ２３の０〜１０
２３番地にデータが書込まれる（ｗ５）。この時０番地
にデータが書込まれたと同時に書込みデータレジスタ２
２に書込まれた１０２４ワード分のデータをメモリコア
４０へ書込む命令が発生し、メモリコアへ書込む動作が
行われる（ｗ６）。

【００３９】更に１０２４ワード分のデータを端子ＣＬ
Ｋｊへのクロックによって随時取込む場合、データが取
込まれると同時に書込みデータレジスタ２１の０〜１０
２３番地にデータが書込まれる（ｗ７）。この時０番地
にデータが書込まれたと同時に書込みデータレジスタ２
３に書込まれた１０２４ワード分のデータをメモリコア
へ書込む命令が発生し、メモリコア４０へ書込み動作が
行われる（ｗ８）。以上の一連の動作が繰返される。

【００４０】次に読出し動作について説明する。いまリ
セット後ＤOUTiから４０９６ワード分のデータが端子Ｃ
ＬＫｊへのクロックにより随時読出される場合、データ
はＳＲＡＭバッファ１１から随時読出されると同時にメ
モリコア４０より１０２４ワード分のデータが読出しデ
ータレジスタ３１に書込まれ、続けてメモリコア４０よ
り１０２４ワード分のデータが読出しデータレジスタ３
２に書込まれ、続けてメモリコア４０より１０２４ワー
ド分のデータが読出しデータレジスタ３３に書込まれ、
更にメモリコア４０より１０２４ワード分のデータが読
出しデータレジスタ３４に書込まれる（ｒ１）。

【００４１】端子ＣＬＫｊへのクロックによりＳＲＡＭ
バッファ１１の０〜４０９５番地のデータが端子ＤOUTi
より随時読出された後は、読出しデータレジスタ３１の
０〜１０２３番地のデータが端子ＤOUTiより随時読出さ
れる（ｒ２）。更に１０２４ワード分のデータを端子Ｃ
ＬＫｊへのクロックによって随時読出す場合、読出しデ
ータレジスタ３２の０〜１０２３番地のデータが端子Ｄ
OUTiから随時読出される（ｒ３）。

【００４２】この時０番地のデータが読出されると同時
にメモリコア４０から１０２４ワード分のデータを読出
しデータレジスタ３１へ書込む命令を出し、読出しデー
タレジスタ３１へ書込み動作が行われる（ｒ４）。更に
１０２４ワード分のデータを端子ＣＬＫｊへのクロック
によって随時読出す場合、読出しデータレジスタ３３の
０〜１０２３番地のデータが端子ＤOUTiから随時読出さ
れる（ｒ５）。

【００４３】この時０番地のデータが読出されると同時
にメモリコア４０から１０２４ワード分のデータを読出
しデータレジスタ３２へ書込む命令を出し、読出しデー
タレジスタ３２へ書込み動作が行われる（ｒ６）。

【００４４】更に１０２４ワード分のデータを端子ＣＬ
Ｋｊへのクロックによって随時読出す場合、読出しデー
タレジスタ３４の０〜１０２３番地のデータがＤOUTiか
ら随時読出される（ｒ７）。この時０番地のデータが読
出されると同時にメモリコア４０から１０２４ワード分
のデータを読出しデータレジスタ３３へ書込む命令を出
し、読出しデータレジスタ３３へ書込む動作が行われる
（ｒ８）。

【００４５】更に１０２４ワード分のデータを端子ＣＬ
Ｋｊへのクロックによって随時読出す場合、読出しデー
タレジスタ３１の０〜１０２３番地のデータが端子ＤOU
Tiから随時読出される（ｒ９）。この時０番地のデータ
が読出されると同時にメモリコア４０から１０２４ワー
ド分のデータを読出しデータレジスタ３４へ書込む命令
を出し、読出しデータレジスタ３４へ書込む動作が行わ
れる（ｒ１０）。以上の一連の動作が繰返される。

【００４６】次に、メモリコア４０への書込み命令と読
出し命令とが競合する場合について説明する。いま書込
みデータレジスタ１１からメモリコア４０への書込み命
令とメモリコア４０から読出しデータレジスタ３２への
書込み命令が競合した場合、書込み命令、読出し命令を
ＴＧ５４にてメモリコア４０への書込む動作、読出し動
作を制御する。

【００４７】ＴＧ５４にてメモリコア４０への読出し動
作が選択された場合、メモリコア４０から１０２４ワー
ド分のデータを読出しデータレジスタ３２へ書込む命令
を出し、読出しデータレジスタ３２へ書込む動作が行わ
れる（ＷＲ１）。以上の一連の読出し動作が終了すると
ともにＴＧ５４にてメモリコア４０への書込み動作が選
択され、書込みデータレジスタ２１に書込まれた１０２
４ワード分のデータをメモリコア４０へ書込む命令を出
し、書込みデータレジスタ２１に書込まれた１０２４ワ
ード分のデータをメモリコア４０へ書込む動作が行われ
る（ＷＲ２）。以上の一連の書込み動作、読出し動作と
同時に１０２４ワード分のデータを端子ＣＬＫｊへのク
ロックによって書込みデータレジスタ２２の０〜１０２
３番地にデータが書込まれる。

【００４８】さらに、１０２４ワード分のデータを端子
ＣＬＫｊへのクロックによって読出しデータレジスタ３
の０〜１０２３番地のデータが端子ＤOUTiから随時読出
される（ＷＲ３）。この一連の動作は、追越しが発生す
る直前まで繰返される。

【００４９】次に追越しが発生する時の書込み動作につ
いて説明する。

【００５０】追越しが発生する直前の１０２４ワード分
のデータを書込みデータレジスタ２３の０〜１０２３番
地に書込まれる（ＯＷ１）。引続きデータを取込む場
合、４０９６ワード分のデータが端子ＣＬＫｊへのクロ
ックによってＳＲＡＭバッファ１１の０〜４０９５番地
に書込まれる（ＯＷ２）。この時０番地にデータが書込
まれたと同時に書込みデータレジスタ２３に書込まれた
１０２４ワード分のデータをメモリコア４０へ書込む命
令が発生し、メモリコア４０へ書込み動作が行われる
（ＯＷ３）。ＳＲＡＭバッファ１２が満杯になると書込
みデータレジスタ２１に書込まれる（ＯＷ４）。この後
は、上述した追い越しが発生するまでの一連の動作が繰
返される。

【００５１】次に追越しが発生する時の読出し動作につ
いて説明する。

【００５２】追越しが発生する直前の１０２４ワード分
を読出しデータレジスタ４の０〜１０２３番地のデータ
が端子ＤOUTiから随時読出される（ＯＲ１）。引続きデ
ータを読出す場合、４０９６ワード分のデータが端子Ｃ
ＬＫｊへのクロックによりＳＲＡＭバッファ１１から随
時読出されると同時にメモリコア４０より１０２４ワー
ド分のデータが読出しデータレジスタ３１に書込まれ
（ＯＲ２）、続けてメモリコア４０より１０２４ワード
分のデータが読出しデータレジスタ３２に書込まれ（Ｏ
Ｒ３）、続けてメモリコア４０より１０２４ワード分の
データが読出しデータレジスタ３３に書込まれ（ＯＲ
４）、更にメモリコア４０より１０２４ワード分のデー
タが読出しデータレジスタ３４に書込まれる（ＯＲ
５）。

【００５３】端子ＣＬＫｊへのクロックによりＳＲＡＭ
バッファ１１の０〜４０９５番地のデータが端子ＤOUTi
より随時読出された後は、読出しデータレジスタ３１の
０〜１０２３番地のデータが端子ＤOUTiより随時読出さ
れる（ＯＲ６）。この後は、上述した追い越しが発生す
るまでの一連の動作が繰返される。

【００５４】以上のように、本システムでは、メモリコ
アに対する読出しが書込みを追越す直前にデータの書込
み先を第２のＳＲＡＭバッファに切換えている。この切
換えタイミングを一般式で示すと、以下のようになる。
すなわち、書込みデータレジスタの動作クロック周波数
をＷＣＫ［ｎｓ］、読出しデータレジスタの動作クロッ
ク周波数をＲＣＫ［ｎｓ］、メモリコアのクロック周波
数をＳＣＬＫ［ｎｓ］、第１のＳＲＡＭバッファ１１の
記憶容量をＳ１Ｗ、書込みデータレジスタ及び読出しデ
ータレジスタの記憶容量をＤＲＥＷ、第１のＳＲＡＭバ
ッファ１１の読出し時間をＳＷ＊ＲＣＫ［ｎｓ］、追越
しラインをＯＶＥＲＮとすると、 ＷＣＫ≧ＲＣＫの場合、 ＯＶＥＲＮ＝２＊Ｓ１Ｗ／（ＤＲＥＷ＊（１＋ＲＣＫ／ＷＣＫ）−（ＲＣＫ＊ ＳＣＬＫ）））…（１） ＷＣＫ＜ＲＣＫの場合、 ＯＶＥＲＮ＝２＊Ｓ１Ｗ／（ＤＲＥＷ＊（１＋ＷＣＫ／ＲＣＫ）−（ＷＣＫ＊ ＳＣＬＫ）））…（２） となる。

【００５５】実際には、式（１）及び式（２）によって
示されるタイミングよりも少し前に、書込み先の切換え
を行わなければならない。そこで、例えば、バッファの
記憶容量とレジスタの記憶容量との比を考慮し、式
（３）のタイミングで書込み先の切換えを行えば良い。

【００５６】 ＯＶＥＲＮ−（Ｓ１Ｗ／ＤＲＥＷ）…（３） ところで、上述したＳＲＡＭバッファ１２は、メモリコ
アへのデータのアクセス（読出しあるいは書込みの動作
の総称）を見掛け上中断させ、かつＦＩＦＯメモリのシ
ステムとしての書込みと読出しの動作周波数の総和が、
内部メモリ部（ＳＲＡＭあるいはＤＲＡＭ等のメモリコ
アで構成されている）への書込みと読出しの動作周波数
の総和より速い場合において、上述した総和の差により
発生する読出しの追越しを回避するために必要なデータ
量を備えている。

【００５７】このときメモリコアは、ＳＲＡＭバッファ
１２のバイパス領域（あるいはデータ量）の次のデータ
をアクセスして準備を行っている。また、ＳＲＡＭバッ
ファ２を適切な場所に挿入するため書込みデータレジス
タ３，読出しデータレジスタ３３及び３４を設けかつそ
れぞれのデータ量を調整し、読出しの追越しが発生する
場所の調整を行っている。

【００５８】従って、データバス（Ｄａｔａ Ｂｕｓ）
の拡大を伴わずかつ回路規模の増加を最小限で、ＦＩＦ
Ｏメモリのシステムとしての書込みと読出しの動作周波
数の総和がメモリコアの書込みと読出しの動作周波数の
総和より速い場合でもＦＩＦＯメモリを構成できるとい
う効果が得られる。なお、実施例では、１チップ構成で
説明しているが、２チップ構成にしても良い。また、メ
モリコアを外付けの汎用メモリ等を使用して構成するこ
ともできる。

【００５９】ところで、上述したメモリアクセスシステ
ムにおいては、以下のようなメモリアクセス方法が実現
されている。すなわち、外部からのデータ書込み及びデ
ータ読出しの周波数の総和と内部のメモリコアへのデー
タ書込み及びデータ読出しの周波数の総和とが一致しな
いメモリアクセス方法であり、周波数の総和の不一致に
よってメモリコアに対する読出し動作が書込み動作を追
越す追越しタイミングよりも前にメモリコアに対して書
込むべきデータをバッファに書込む方法が実現されてい
る。

【００６０】この方法について図４を参照して説明す
る。同図に示されているように、まずシステムの初期化
が行われ（ステップＳ４１）、ＷＡＣ５１及びＲＡＣ５
２の値が共にゼロに設定される（ステップＳ４２）。

【００６１】書込み動作においては、まずＷＡＣ５１の
値が４０９５以下である場合、ＳＲＡＭバッファ１１に
対して端子ＤINi のデータが書込まれる（ステップＳ４
３→Ｓ４４）。また、ＷＡＣ５１の値が１６３８３以上
２０４７９以下である場合、ＳＲＡＭバッファ１２に対
して端子ＤINi のデータが書込まれる（ステップＳ４５
→Ｓ４６）。ＷＡＣ５１の値がこれら以外の場合、端子
ＤINi のデータがメモリコア４０に書込まれる（ステッ
プＳ４５→Ｓ４７）。

【００６２】そして、ＷＡＣ５１の値が最終番地であれ
ばＷＡＣ５１の値が再びゼロに設定され（ステップＳ４
８→Ｓ４９）、そうでない場合にはＷＡＣ５１の値が
「１」インクリメントされる（ステップＳ４８→Ｓ５
０）。

【００６３】一方、読出し動作においては、まずＲＡＣ
５２の値が４０９５以下である場合、ＳＲＡＭバッファ
１１に対してデータの読出しが行われて端子ＤOUTiから
出力される（ステップＳ５１→Ｓ５２）。また、ＲＡＣ
５２の値が１６３８３以上２０４７９以下である場合、
ＳＲＡＭバッファ１２に対してデータの読出しが行われ
て端子ＤOUTiから出力される（ステップＳ５３→Ｓ５
４）。ＲＡＣ５２の値がこれら以外の場合、メモリコア
４０に対してデータの読出しが行われて端子ＤOUTiから
出力される（ステップＳ５３→Ｓ５５）。

【００６４】そして、ＲＡＣ５２の値が最終番地であれ
ばＲＡＣ５２の値が再びゼロに設定され（ステップＳ５
６→Ｓ５７）、そうでない場合にはＲＡＣ５２の値が
「１」インクリメントされる（ステップＳ５６→Ｓ５
８）。

【００６５】なお、以上説明した図４の処理を実現する
ためのプログラムを記録した記録媒体を用意し、その記
録媒体に記録されているプログラムによってコンピュー
タを制御すれば、上述と同様にメモリアクセス動作を行
うことができることは明白である。この記録媒体には、
半導体メモリ、磁気ディスク装置の他、種々の記録媒体
を用いることができる。

【００６６】

【発明の効果】以上説明したように本発明は、読出し動
作が書込み動作を追越す前にデータの書込み先を切換え
ることにより、読出し動作が書込み動作を追越すことは
なく、正しいデータを読出すことができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるメモリアクセスシ
ステムの構成を示すブロック図である。

【図２】図１のメモリアクセスシステムの動作を示すタ
イムチャートである。

【図３】図１のメモリアクセスシステムのアドレスマッ
プを示す図である。

【図４】図１のメモリアクセスシステムの動作を示すフ
ローチャートである。

【図５】従来のメモリアクセスシステムの構成を示すブ
ロック図である。

【図６】図５のメモリアクセスシステムの動作を示すタ
イムチャートである。

【図７】図５のメモリアクセスシステムのアドレスマッ
プを示す図である。

【符号の説明】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾原 恵英 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ11 KB32 KB35 KB82 KB92 MM03 NN01 PP07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部からのデータ書込み及びデータ読出
   しの周波数の総和と内部のメモリコアへのデータ書込み
   及びデータ読出しの周波数の総和とが一致しない先入れ
   先出しメモリについてのメモリアクセスシステムであっ
   て、前記周波数の総和の不一致によって前記メモリコア
   に対する読出し動作が前記メモリコアに対する書込み動
   作を追越す追越しタイミングよりも前に前記メモリコア
   に対して書込むべきデータが書込まれるバッファを含む
   ことを特徴とするメモリアクセスシステム。
2. 【請求項２】 前記追越しタイミングは、前記内部メモ
   リ及び前記バッファの記憶容量に応じて決定されること
   を特徴とする請求項１記載のメモリアクセスシステム。
3. 【請求項３】 外部からのデータ書込み及びデータ読出
   しの周波数の総和と内部のメモリコアへのデータ書込み
   及びデータ読出しの周波数の総和とが一致しない先入れ
   先出しメモリについてのメモリアクセス方法であって、
   前記周波数の総和の不一致によって前記メモリコアに対
   する読出し動作が前記メモリコアに対する書込み動作を
   追越す追越しタイミングよりも前に前記メモリコアに対
   して書込むべきデータをバッファに書込むことを特徴と
   するメモリアクセス方法。
4. 【請求項４】 前記追越しタイミングは、前記内部メモ
   リ及び前記バッファの記憶容量に応じて決定されること
   を特徴とする請求項３記載のメモリアクセス方法。
5. 【請求項５】 コンピュータによって、外部からのデー
   タ書込み及びデータ読出しの周波数の総和と内部のメモ
   リコアへのデータ書込み及びデータ読出しの周波数の総
   和とが一致しない先入れ先出しメモリについてのアクセ
   スを制御するメモリアクセスプログラムを記録した記録
   媒体であって、前記プログラムはコンピュータに、前記
   周波数の総和の不一致によって前記メモリコアに対する
   読出し動作が前記メモリコアに対する書込み動作を追越
   す追越しタイミングよりも前に前記メモリコアに対して
   書込むべきデータをバッファに書込ませることを特徴と
   する記録媒体。
6. 【請求項６】 前記追越しタイミングは、前記内部メモ
   リ及び前記バッファの記憶容量に応じて決定されること
   を特徴とする請求項５記載の記録媒体。