JPS5919376B2 - バツフアメモリのコントロ−ル方式 - Google Patents

Description

【発明の詳細な説明】 この発明は、バッファメモリなどのメモリ手段のコント
ロールの簡易化ならびにコストダウンを 。

期するようにしたバッファメモリのコントロール方式に
関する。第１図は従来のバッファメモリのコントロール
方式を示すブロック図である。

この第１図における１はバッファメモリであり、バッフ
ァメモリ１のアドレスに入力データＤ。−Ｄｎが書き込
まれ、出力端より出力データＤ。−Ｄｎが読み出される
ようになつている。また、２はアドレスカウンタであＶ
）ライトサイクル時にバッファメモリ１にアドレスを与
え、リードサイクル時にリセットされて、リードサイク
ルクロックによつてカウントアップされ、それによつて
、バッファメモリ１に書き込まれたデータを読み出すよ
うになつている。さらに、バイトカウンタ３により、バ
ッファメモリ１がどのアドレスまでデータを書き込んだ
かをバイトカウンタ３により記憶するようにしている。
そして、ライトサイクル時にはライトサイクルクロック
を？くツフアメモリ１およびバイトカウンタ３に転送す
るとともに、オアゲート４を通してアドレスカウンタ２
に転送する。これによりアドレスカウンタ２からバッフ
ァメモリ１に与えるアドレスにしたがつて、バッファメ
モリ１は入力データＤ０〜Ｄｎを書き込むようにしてい
る。

これと同時に、バイトカウンタ３はバッファメモリ１が
どのアドレスまで入力データを書き込んだかを記憶する
ようになつている。また、リードサイクル時には、リー
ドサイクルクロックがバッファメモリ１およびバイトカ
ウンタ３に転送するとともに、オアゲート４を通してア
ドレスカウンタ２に転送し、このリードサイクル時には
アドレスカウンタ２はカウントアップの動作をしてバッ
ファメモリ１に書き込まれたデータを出力データＤ０〜
Ｄｎとして読み出す。これと同時に、バイトカウンタ３
はカウントダウンし、カウントが「ｏ」となつた時点で
リードサイクルが終了するものである。なお、バッファ
メモリ１のＣ／Ｅはチップ・イネーブル（ＣＨＩＰＥＮ
Ａ一ＢＬＥ）端子である。このような従来のバッファメ
モリのコントロール方式に訃いては、バツフアメモリ１
をコントロールする上で、上述からも明らかなように、
バツフアメモリ１にアドレスを出力するためのアドレス
カウンタ２のほかに、どのアドレスまでデータを書き込
んだかを記憶するためのバイトカウンタ３が必要である
。

そして、このバイトカウンタ３の動作はライトサイクル
時にはアドレスカウンタと同様のカウントアツプがなさ
れ、リードサイクル時にはアドレスカウンタ２はカウン
トアツプの動作を行うものであるが、このバイトカウン
タ３はカウントダウンして、カウント内容が「０」とな
つた時点で読出を終了とする動作を行うものである。し
たがつて、バイトカウンタ３はアドレスカウンタ２と同
等のアツプ・ダウンカウンタを必要とレコントロールも
複雑で部品点数からもコストアツプの要因となつている
。

この発明は、上記従来の欠点を除去するためになされた
もので、バツフアメモリなどのメモリ手段のコントロー
ルの簡易化およびコストダウンを可能とするバツフアメ
モリのコントロール方式を提供することを目的とする。

以下、この発明のバツフアメモリのコントｒｌール方式
の実施例について図面に基づき説明する。

第２図はその一実施例の構成を示すプロツク図である。
この第２図に卦いて、第１図と同一部分には同一符号を
付して述べることにする。この第２図において、バツフ
アメモリ１、アドレスカウンタ２訃よびオアゲート４は
第１図の場合と同様である。バツフアメモリ１はライト
サイクル時にデータを記憶するためのものであり１この
ライトサイクル時には、ライトサイクルクロツクがバツ
フアメモリ１に転送されるようになつている。また、こ
のライトサイクルクロツクはオアゲート４を通してアド
レスカウンタ２に転送されるようになつて訃Ｄ１このア
ドレスカウンタ２はライトサイクルクロツク（リードサ
イクルクロツク）に応じてカウントアツプＬバツフアメ
モリ１およびエンプテイメモリ５に対するアドレス情報
（この場合には書き込みアドレス）を出力する。エンプ
テイメモリ５には、上述したようにアドレスカウンタ２
の出力（カウント出力）がアドレス情報として導入され
ると共に、入力データとして、入力端１Ｎに（ライトサ
イクルを指令する）ライトサイクル指令（ライトサイク
ル指令信号）が導入される。更にエンプテイメモリ５に
は、ライトサイクルクロツクが導入（ＷＴで示す部分に
導入）される。そして、上記アドレスカウンタ２からの
出力を受けて、バツフアメモリ１がどのアドレスまで書
込を行つたかを記憶するようになつている。エンプテイ
メモリ５の出力端０ＵＴはフリツプ・フロツプ回路６（
以下ＦＦと略称する）のセツト端子Ｓに接続されている
。このＦＦ６は、たとえば、ライトサイクルクロツクで
りセツトされ、エンプテイメモリ５の出力でセツトされ
るようになつている。つまＤバツフアメモリ１が書き込
んだデータを、リードサイクル時に読み出され、バツフ
アメモリ１の記憶データの読出終了時にエンプテイメモ
リ５から出力される信号でセツトするようになつている
。なお、オアゲート４はリードサイクル時に、リードサ
イクルクロツクを通過してアドレスカウンタ２に転送す
るようになつている。次に、以上のように構成されたこ
の発明のバツフアメモリのコントロール方式の動作につ
いて、第３図のタイムチヤートを併用して説明する。第
３図Ａないし第３図Ｃはバツフアメモリ１の動作を説明
するための図であり１第３図Ｄはライトサイクルとリー
ドサイクル時に分けて、それぞれライトサイクル指令、
リードサイクル指令を示すものである。また、第３図Ｅ
はり」ドサイクル時に発生するリードサイクルクロツク
を示Ｌ第３図Ｆないし第３図Ｈはアドレスカウンタ２の
動作を示すもので、それぞれアドレスカウンタ２からバ
ツフアメモリ１およびエンプテイメモリ５に出力される
アドレス信号である。

さらに、第３図１から第３図Ｌはそれぞれエンプテイメ
モリ５の動炸を示すもので、第３図１はエンプテイメモ
リ５の入力データであり１第３図Ｊは第３図Ｂと同様の
ライトサイクルクロツクを示す。第３図Ｋはエンプテイ
メモリ１の出力データ、第３図Ｌはエンブテイメモリ５
の出力でセツトされるＦＦ６の出力波形を示すものであ
る。まず、ライトサイクルの場合から説明することにす
る。

このライトサイクル時には、第３図Ｄに示すように、ラ
イトサイクル指令がエンプテイメモリ５の入力端１Ｎに
入力されると同時に、ライトサイクルクロツクが第３図
Ｂに示すようにバツフアメモリ１に加えられる。これと
同時に、第３図Ｊに示すように、このライトサイクルク
ロツクがエンプテイメモリ５にも導入される。そして、
第３図には示さねていないが、ライトサイクルクロツク
はオアゲート４を通してアドレスカウンタ２にも導入さ
れる。エンブテイメモリ５にライトサイクルクロツクが
導入されるとき、前述したように当該ライトサイクルク
ロツクによりＦＦ６がりセツトされる。

また、アドレスカウンタ２にアアゲート４を通して ｌ
ライトサイクルクロツクが導入されることによ択アドレ
スカウンタ２はカウントアツプされる。この結果、アド
レスＡ。に続くアドレスＡ，〜ＡＯが第３図Ｆ乃至第３
図Ｈに示すようにカウント出力され、バツフアメモリ１
およびエンプテイメモリ５に供給される。この結果、パ
ツフアメモリ１は、アドレスカウンタ２で指定されるア
ドレス位置に順次入力データを書き込む。このとき、エ
ンプテイメモリ５は、同じくアドレスカウンタ２で指定
されるアドレス位置に、ライトサイクル指令を発す二る
図示せぬライトサイクル指令ＦＦのセツト出力「１」を
書き込む。したがつて、エンプテイメモリ５は、バツフ
アメモリ１がどのアドレスまで入力データを書き込んだ
かを記憶することになる。次いで、上述のライトサイク
ルが終了するとその時点（第３図ＪにおけるパルスＰ１
の発生時点）で、上述のライトサイクルＦＦがりセツト
され、エンプテイメモリ５には「０」のデータが書き込
まれる。次に、リードサイクルに移行すると、第３図Ｄ
に示すリードサイクル指令が出され、アト．レスカウン
タ２はりセツトされる。これと同時に、第３図Ｅに示す
ようなリードサイクルロツクがオアゲート４を通してア
ドレスカウンタ２に転送される。このアドレスカウンタ
２はリードサイクルクロツクによ勺カウントアツプされ
、そのカウントアツプごとに、バツフアメモリ１に書き
込まれているデータを読み出す。この読出と同時に、ア
ドレスカウンタ２からエンプテイメモリ５にも出力され
ており、バツフアメモリ１の最後のデータが読み出され
ると、それと同時にエンプテイメモリ５の出力が第３図
Ｋに示すように、今まで「１」であつたのが、「０」と
なり１ＦＦ６がセツトされる。これによ勺、ＦＦ６から
リードサイクルの終了の指令が出されることになる。な
お、上記の説明では、バツフアメモリ１として、Ｃメモ
リのバツフアメモリのコントロールを行う場合を前提と
して述べたが、それ以外に、フアストイン／フアースト
アウトのシフトレジスタなど、数多くのメモリにも応用
できるものである。

以上のように、この発明のバツフアメモリのコントロー
ル方式によれば、ライトサイクル時にはアドレスカウン
タからバツフアメーモリなどのメモリ手段にアドレス指
定を行つてデータを書き込むとともにフリツプ・フロツ
プ回路をりセツト―これと同時にアドレスカウンタから
エンプテイメモリにメモリ手段に書き込むデータと同様
のアドレスを送り１ヱンプテイメモリにメモリ手段がど
のアドレスまで書き込んだかを記憶させ、リードサイク
ル時にはアドレスカウンタがリードサイクルクロツクに
より順次カウントアツプしてメモリ手段に書き込まれた
データを読み出−このメモリ手段から最後のデータが読
み出されたとき、エンプテイメモリからの出力の状態遷
移に応じて、フリツプ・フロツプ回路をセツトし、リー
ドサイクルの終了を指令するようにしたので、従来のご
とくバイトカウンタが不要となる。

これにともない、バツフアメモリなどのメモリ手段のコ
ントロールが容易とな勺、その回路構成を簡略にでき、
ひいてはコストダウンを可能とするものである。

【図面の簡単な説明】

第１図は従来のバツフアメモリのコントロール方式の構
成を示すプロツク図、第２図はこの発明のバツフアメモ
リのコントロール方式の一実施例の構成を示すプロツク
図、第３図Ａないし第３図Ｌは同実施例の動作を説明す
るためのタイミングチヤートである。 １・・・・・・バツフアメモリ、２・・・・・・アドレ
スカウンタ、４・・・・・・オアゲート、５・・・・・
・エンプテイメモリ、６・・・・・・フリツプ●フロツ
プ回路。

Claims (1)

【特許請求の範囲】
1. １ ライトサイクル時、並びにリードサイクル時にカウ
   ントアップされ、リードサイクル開始に先立つてリセッ
   トされるアドレスカウンタと、このアドレスカウンタの
   カウント出力がアドレス情報として供給されるメモリ手
   段であつて、ライトサイクル時に順次データを書き込む
   と共にリードサイクル時に順次データを読み出すメモリ
   手段と、上記アドレスカウンタのカウント出力がアドレ
   ス情報として供給され、かつライトサイクルを指令する
   ライトサイクル指令信号が入力データとして供給される
   エンプティメモリであつて、ライトサイクル時にデータ
   書き込みを行なうと共にリードサイクル時にデータ読み
   出しを行なうエンプティメモリと、上記エンプティメモ
   リの読み出し出力に応じセットされるフリップ・フロッ
   プ回路とを具備し、このフリップ・フロップ回路のセッ
   ト出力をリード・サイクル終了指令として用いることを
   特徴とするバッファメモリのコントロール方式。