JPS6047626B2 - デ−タ・バッファ制御方式 - Google Patents
デ−タ・バッファ制御方式Info
- Publication number
- JPS6047626B2 JPS6047626B2 JP17232879A JP17232879A JPS6047626B2 JP S6047626 B2 JPS6047626 B2 JP S6047626B2 JP 17232879 A JP17232879 A JP 17232879A JP 17232879 A JP17232879 A JP 17232879A JP S6047626 B2 JPS6047626 B2 JP S6047626B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- register
- command word
- channel command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は、データ・バッファ制御方式に関するもので
ある。
ある。
周知の如く、第１図に図示する如きデータ処理゛シス
テムにおいて、入出力装置Ｉ／０と主メモリＭＳ側との
間でデータ転送を行なう場合、主メモリＭＳが中央処理
装置ＣＰＵとチャネルＣＨとで共有されるためチャネル
ＣＨにデータ・バッファＤＢＦがもうけられている。
テムにおいて、入出力装置Ｉ／０と主メモリＭＳ側との
間でデータ転送を行なう場合、主メモリＭＳが中央処理
装置ＣＰＵとチャネルＣＨとで共有されるためチャネル
ＣＨにデータ・バッファＤＢＦがもうけられている。
従来この種のシステムにおいて例えば入出力データを
主メモリＭＳ上に書込む場合、転送データをデータ・バ
ッファＤＢＦでアラインメントをした上で主メモリＭＳ
上に書込んでいた。
主メモリＭＳ上に書込む場合、転送データをデータ・バ
ッファＤＢＦでアラインメントをした上で主メモリＭＳ
上に書込んでいた。
このため、チエイン・データの場合、新しいデータ・ア
ドレスが来ないとデータ・バッファＤＢ上でのアライン
メントが行なえなかつた。即ち例えばＩ／０とデータ・
バッファ間のバス幅が１バイト、データ●バッファと主
メモリのバス幅が８バイトであるとすると、従来はデー
タ・バッファも８バイト幅のものを用い、データ・アド
レスが８バイトの中のどのバイト位置を先頭としている
かに応じてデータ・バッファ上においてその先頭位置か
ら順次１／Ｏからのデータを書込み、主メモリへの転送
時には８バイト単位でデータ・バッファを読出して転送
したいた。
ドレスが来ないとデータ・バッファＤＢ上でのアライン
メントが行なえなかつた。即ち例えばＩ／０とデータ・
バッファ間のバス幅が１バイト、データ●バッファと主
メモリのバス幅が８バイトであるとすると、従来はデー
タ・バッファも８バイト幅のものを用い、データ・アド
レスが８バイトの中のどのバイト位置を先頭としている
かに応じてデータ・バッファ上においてその先頭位置か
ら順次１／Ｏからのデータを書込み、主メモリへの転送
時には８バイト単位でデータ・バッファを読出して転送
したいた。
またチエイン、データの場合には、前のデータの最終バ
イト●アドレスと次のデータの先頭バイト●アドレスと
は直接関係がないので、前のデータのバッファへの格納
が終了し、且つ前のチャネル●コマンド語のチエイン●
データ●フラグからチエインすることが予め判つていて
も次のチャネル・コマンド語のデータ・アドレスが判明
するまでは、次のデータをバッファへ書くことが出来な
かつた。従つて、次のチャネル・コマンド語のフエツチ
が少しでも遅れると、Ｉ／Ｏの側がオーバランを生ずる
可能性があつた。本発明は上記の点を解決することを目
的として；いる。
イト●アドレスと次のデータの先頭バイト●アドレスと
は直接関係がないので、前のデータのバッファへの格納
が終了し、且つ前のチャネル●コマンド語のチエイン●
データ●フラグからチエインすることが予め判つていて
も次のチャネル・コマンド語のデータ・アドレスが判明
するまでは、次のデータをバッファへ書くことが出来な
かつた。従つて、次のチャネル・コマンド語のフエツチ
が少しでも遅れると、Ｉ／Ｏの側がオーバランを生ずる
可能性があつた。本発明は上記の点を解決することを目
的として；いる。
そしてそのため本発明のデータ・バッファ制御方式はチ
ャネルとＩ／Ｏ間のデータ・バスのバス幅に等しいデー
タ幅を持つデータ◆バッファと、主メモリへ送るべきデ
ータを上記データ・バッファから読出すためのアドレス
又は主メモリか３ら送られて来たデータを上記データ●
バッファに書込むためのアドレスを生成する第１のアド
レス生成手段と、Ｉ／Ｏへ送るべきデータを上記データ
●バッファから読出すためのアドレス又はＩ／０から送
られて来たデータを上記データ・バツフ３アに書込むた
めのアドレスを生成する第２のアドレス生成手段と、加
算手段と、該加算手段の出力する加算結果がセットされ
るデータ転送終了アドレス・レジスタと、上記第１のア
ドレス生成手段の出力と上記データ転送終了アドレス●
レジスタ４１の出力との比較及び上記第２のアドレス生
成手段の出力と上記データ転送終了アドレス●レジスタ
の出力との比較を行うための手段と、主メモリ・インタ
フェース◆レジスタと具備し、該主メモリ●インタフェ
ース◆レジスタ上でアライメントを行うチャネルにおい
て、主メモリとＩ／０間のデータ転送を指令するチャネ
ル・コマンド語の実行を開始する際、当該チャネル・コ
マンド語が前のチャネル●コマンド語とデータ・チエイ
ンされていない場合にはデータ転送開始アドレスと当該
チャネル・コマンド語の持つバイト・カウントの所定下
位ビットを上記加算手段で加算し、その加算結果を上記
データ転送終了アドレス●レジスタｌにセットすると共
に上記データ転送開始アドレスを上記第１のアドレス生
成手段及び第２のアドレス生成手段に初期値として与え
、当該チャネル・コマンド語が前のチャネル●コマンド
語とデータ・チエインされている場合にはデータ転送終
了アドレス●レジスタの値を当該チャネル●コマンド語
の持つバイト●カウントの所定下位ビットを上記加算手
段で加算し、その加算結果を上記データ転送終了アドレ
ス◆レジスタにセットすることを特徴とするものてある
。以下第２図および第３図を参照しつつ説明する。
ャネルとＩ／Ｏ間のデータ・バスのバス幅に等しいデー
タ幅を持つデータ◆バッファと、主メモリへ送るべきデ
ータを上記データ・バッファから読出すためのアドレス
又は主メモリか３ら送られて来たデータを上記データ●
バッファに書込むためのアドレスを生成する第１のアド
レス生成手段と、Ｉ／Ｏへ送るべきデータを上記データ
●バッファから読出すためのアドレス又はＩ／０から送
られて来たデータを上記データ・バツフ３アに書込むた
めのアドレスを生成する第２のアドレス生成手段と、加
算手段と、該加算手段の出力する加算結果がセットされ
るデータ転送終了アドレス・レジスタと、上記第１のア
ドレス生成手段の出力と上記データ転送終了アドレス●
レジスタ４１の出力との比較及び上記第２のアドレス生
成手段の出力と上記データ転送終了アドレス●レジスタ
の出力との比較を行うための手段と、主メモリ・インタ
フェース◆レジスタと具備し、該主メモリ●インタフェ
ース◆レジスタ上でアライメントを行うチャネルにおい
て、主メモリとＩ／０間のデータ転送を指令するチャネ
ル・コマンド語の実行を開始する際、当該チャネル・コ
マンド語が前のチャネル●コマンド語とデータ・チエイ
ンされていない場合にはデータ転送開始アドレスと当該
チャネル・コマンド語の持つバイト・カウントの所定下
位ビットを上記加算手段で加算し、その加算結果を上記
データ転送終了アドレス●レジスタｌにセットすると共
に上記データ転送開始アドレスを上記第１のアドレス生
成手段及び第２のアドレス生成手段に初期値として与え
、当該チャネル・コマンド語が前のチャネル●コマンド
語とデータ・チエインされている場合にはデータ転送終
了アドレス●レジスタの値を当該チャネル●コマンド語
の持つバイト●カウントの所定下位ビットを上記加算手
段で加算し、その加算結果を上記データ転送終了アドレ
ス◆レジスタにセットすることを特徴とするものてある
。以下第２図および第３図を参照しつつ説明する。
第２図は本発明の一実施例を概念的に説明する説明図、
第３図は本発明によるデータ・バッファ制御方式の一実
施例構成を夫々示している。
第３図は本発明によるデータ・バッファ制御方式の一実
施例構成を夫々示している。
第２図において、１は本発明によるデータ・バッファで
あり１バイト幅をもつもの、２−１および２−２は夫々
チャネル・コマンド語を夫々表わしている。チエイン・
データ・フラグによつて継続されたチャネル・コマンド
語ＣＣＷｌおよびＣＣＷ２により指示されるデータをデ
ータ・バッファＤＢＦに書込む処理動作は次のように行
なう。
あり１バイト幅をもつもの、２−１および２−２は夫々
チャネル・コマンド語を夫々表わしている。チエイン・
データ・フラグによつて継続されたチャネル・コマンド
語ＣＣＷｌおよびＣＣＷ２により指示されるデータをデ
ータ・バッファＤＢＦに書込む処理動作は次のように行
なう。
即ち（１）チャネル・コマンド語ＣＣＷｌ（旧チャネル
◆コマンド語という）のデータ●バッファ●アドレスに
より指定されたデータ・バッファＤＢＦ上のデータ転送
開始位置（即ち図示スタート位鄭ＴＡＲＴ）からデータ
書込み処理を開始する。
◆コマンド語という）のデータ●バッファ●アドレスに
より指定されたデータ・バッファＤＢＦ上のデータ転送
開始位置（即ち図示スタート位鄭ＴＡＲＴ）からデータ
書込み処理を開始する。
（２）そして上記旧チャネル・コマンド語に対応するデ
ータが書込み終了すると、今度はチャネル●コマンド語
ＣＣＷ２（新チャネル●コマンド語という）に対応する
データを、上記旧チャネル●コマンド語ＣＣＷｌに対応
するデータの書込み終了位置（即ち図示エンド・アドレ
ス位置ＥＮＤｌ）に連続して書込み開始し、エンド・ア
ドレス位置ＥＮＮＤ２に至るまで当該データを書込み処
理する。
ータが書込み終了すると、今度はチャネル●コマンド語
ＣＣＷ２（新チャネル●コマンド語という）に対応する
データを、上記旧チャネル●コマンド語ＣＣＷｌに対応
するデータの書込み終了位置（即ち図示エンド・アドレ
ス位置ＥＮＤｌ）に連続して書込み開始し、エンド・ア
ドレス位置ＥＮＮＤ２に至るまで当該データを書込み処
理する。
第３図は本発明によるチャネル・バッファ制御方式の一
実施例構成を示している。
実施例構成を示している。
図中、３はチャネル・コマンド語データ・アドレス・レ
ジスタ（以下ＣＤＡＲという）、４はチャネル●コマン
ド語バイト●カウント●レジスタ（以下ＣＢＣＲという
）、５は加算回路、６はエンド・アドレス・レジスタ（
以下ＥＡＲという）、７は主メモリ●アドレス●レジス
タ（以下ＭＳＡＲという）、８は入出力アドレス・レジ
スタ（以下１０ＡＲという）、９は比較回路、１０は主
メモリ●インタフェース●レジスタ（以下ＭＳＩＲとい
う）、１１は入出力インタフェース・レジスタ（以下１
０１Ｒという）を夫々表わしている。
ジスタ（以下ＣＤＡＲという）、４はチャネル●コマン
ド語バイト●カウント●レジスタ（以下ＣＢＣＲという
）、５は加算回路、６はエンド・アドレス・レジスタ（
以下ＥＡＲという）、７は主メモリ●アドレス●レジス
タ（以下ＭＳＡＲという）、８は入出力アドレス・レジ
スタ（以下１０ＡＲという）、９は比較回路、１０は主
メモリ●インタフェース●レジスタ（以下ＭＳＩＲとい
う）、１１は入出力インタフェース・レジスタ（以下１
０１Ｒという）を夫々表わしている。
第３図において、レジスタＣＤＡＲ３にはチャネル●コ
マンド語ＣＣＷのデータ●アドレス情報がセットされ、
レジスタＣＢＣＲ４にはチャネル●コマンド語ＣＣＷの
バイト・カウント情報がセットされる。加算回路５は上
記レジスタＣＤＡＲ３内にセットされたデータ●アドレ
ス情報中の下位６ビットと上記レジスタＣＢＣＲ４内に
セットされたバイト・カウント情報中の下位６ビットと
を加算処理する。レジスタＥＡＲ６には上記加算回路５
による加算結果即ちエンド・アドレス情報がセットされ
る。レジスタＭＳＡＲ７にはデータ・バッファ１と主メ
モリＭＳとの間のデータ転送におけるデータ・バッファ
・アドレス情報即ち上記データ・アドレス情報中の下位
６ビットがセットされる。レジスタＩＯＡＲ８にはデー
タ・バッファ１と入出力装置１／Ｏとの間のデータ転送
におけるデータ・バッファ・アドレス情報即ち上記デー
タ・アドレス情報中の下位６ビットがセットされる。比
較回路９はレジスタＥＡＲ６の内容とレジスタＭＳＡＲ
７の内容又はレジスタＩＯＡＲ８の内容とを比較処理し
一致したときデータ転送終了信号を出力する。ここで上
記データ転送終了信号は、レジスタＩＯＡＲ８の内容が
レジスタＥＡＲ６内のエンド・アドレス情報と一致した
ならばデータ・バッファ１上に所望のデータが残存して
いないことを指示するための信号であると共に、レジス
タＭＳＡＲ７の内容がレジスタＩＯＡＲ８内のアドレス
情報と一致したならばオーバ・ランになることを指示す
るための信号であると考えてよい。データ●バッファ１
は１バイト幅×６４段で構成されており、レジスタＭＳ
ＡＲ７又はレジスタＩＯＡＲ８内にセットされたデータ
●バッファ●アドレス情報によりデータが読出し／書込
みされる。レジスタＭＳＩＲｌＯは主メモリＭＳとデー
タ・バッファ１との間でデータのアライメントを行う８
バイト幅のレジスタであり、レジスタＩＯＩＲｌｌは入
出力装置１／０との間のインタフェース・レジスタで１
バイト幅のものである。スタートＩ／０指令が出力され
ると、旧チャネル●コマンド語ＣＣＷｌがフエツチされ
レジスタＣＤＡＲ３に上記旧チャネル・コマンド語ＣＣ
Ｗｌのデータ・アドレス情報がセットされると共にレジ
スタＣＢＣＲ４にバイト・カウント情報がセットされる
。
マンド語ＣＣＷのデータ●アドレス情報がセットされ、
レジスタＣＢＣＲ４にはチャネル●コマンド語ＣＣＷの
バイト・カウント情報がセットされる。加算回路５は上
記レジスタＣＤＡＲ３内にセットされたデータ●アドレ
ス情報中の下位６ビットと上記レジスタＣＢＣＲ４内に
セットされたバイト・カウント情報中の下位６ビットと
を加算処理する。レジスタＥＡＲ６には上記加算回路５
による加算結果即ちエンド・アドレス情報がセットされ
る。レジスタＭＳＡＲ７にはデータ・バッファ１と主メ
モリＭＳとの間のデータ転送におけるデータ・バッファ
・アドレス情報即ち上記データ・アドレス情報中の下位
６ビットがセットされる。レジスタＩＯＡＲ８にはデー
タ・バッファ１と入出力装置１／Ｏとの間のデータ転送
におけるデータ・バッファ・アドレス情報即ち上記デー
タ・アドレス情報中の下位６ビットがセットされる。比
較回路９はレジスタＥＡＲ６の内容とレジスタＭＳＡＲ
７の内容又はレジスタＩＯＡＲ８の内容とを比較処理し
一致したときデータ転送終了信号を出力する。ここで上
記データ転送終了信号は、レジスタＩＯＡＲ８の内容が
レジスタＥＡＲ６内のエンド・アドレス情報と一致した
ならばデータ・バッファ１上に所望のデータが残存して
いないことを指示するための信号であると共に、レジス
タＭＳＡＲ７の内容がレジスタＩＯＡＲ８内のアドレス
情報と一致したならばオーバ・ランになることを指示す
るための信号であると考えてよい。データ●バッファ１
は１バイト幅×６４段で構成されており、レジスタＭＳ
ＡＲ７又はレジスタＩＯＡＲ８内にセットされたデータ
●バッファ●アドレス情報によりデータが読出し／書込
みされる。レジスタＭＳＩＲｌＯは主メモリＭＳとデー
タ・バッファ１との間でデータのアライメントを行う８
バイト幅のレジスタであり、レジスタＩＯＩＲｌｌは入
出力装置１／０との間のインタフェース・レジスタで１
バイト幅のものである。スタートＩ／０指令が出力され
ると、旧チャネル●コマンド語ＣＣＷｌがフエツチされ
レジスタＣＤＡＲ３に上記旧チャネル・コマンド語ＣＣ
Ｗｌのデータ・アドレス情報がセットされると共にレジ
スタＣＢＣＲ４にバイト・カウント情報がセットされる
。
そして上記データ・アドレス情報の下位６ビット即ちデ
ータ・バッファ・アドレス情報がレジスタＭＳＡＲ７又
はレジスタＩＯＡＲ８にセットされ、該セットされたデ
ータ●バッファ●アドレス情報によりデータ・バッファ
１がアクセスされるようになる。一方上記レジスタＣＤ
ＡＲ３内のデータ●バッファ●アドレス値と上記レジス
タＣＢＣＲ４内のバイト●カウント情報の下位６ビット
に対応するバイト・カウント値とが加算回路５により加
算処理され、加算結果即ちチャネル・コマンド語ＣＣＷ
ｌのエンド●アドレス情報が（第２図図示アドレス情報
ＥＮＤｌに対応する）がレジスタＥＡＲ６にセットされ
る。これにより旧チャネル・コマンド語ＣＣＷｌにＬ対
応するデータ転送が行なわれる。
ータ・バッファ・アドレス情報がレジスタＭＳＡＲ７又
はレジスタＩＯＡＲ８にセットされ、該セットされたデ
ータ●バッファ●アドレス情報によりデータ・バッファ
１がアクセスされるようになる。一方上記レジスタＣＤ
ＡＲ３内のデータ●バッファ●アドレス値と上記レジス
タＣＢＣＲ４内のバイト●カウント情報の下位６ビット
に対応するバイト・カウント値とが加算回路５により加
算処理され、加算結果即ちチャネル・コマンド語ＣＣＷ
ｌのエンド●アドレス情報が（第２図図示アドレス情報
ＥＮＤｌに対応する）がレジスタＥＡＲ６にセットされ
る。これにより旧チャネル・コマンド語ＣＣＷｌにＬ対
応するデータ転送が行なわれる。
そして上記旧チャネル・コマンド語ＣＣＷｌがチエイン
・データ・フラグにより新チャネル・コマンド語ＣＣＷ
２と継続している場合には、レジスタＣＢＣＲ４に新た
にセットされてきた新チャネル・コマンド語７ＣＣＷ２
に対応するバイト●カウント値と、上記レジスタＥＡＲ
６内のエンド・アドレス値とを加算回路５により加算処
理し加算結果を再びレジスタＥＡＲ６にセットするよう
にする。ここでこの加算結果は第２図におけるアドレス
情報ＥＮＤ２フに対応している。これにより新チャネル
・コマンド？？ＣＷ２に対応するデータ転送が上記デー
タ・バッファ１上の上記旧チャネル・コマンド語ＣＣＷ
ｌに対応する記憶領域に連続して行なわれるようになり
、該新チャネル・コマンド語ＣＣＷ２に対応するデータ
転送は比較回路９によりレジスタＥＡＲ６内のエンド◆
アドレス情報とレジスタＭＳＡＲ７の内容又はレジスタ
ＩＯＡＲ８の内容とが一致したことが検出されたとき終
了する。
・データ・フラグにより新チャネル・コマンド語ＣＣＷ
２と継続している場合には、レジスタＣＢＣＲ４に新た
にセットされてきた新チャネル・コマンド語７ＣＣＷ２
に対応するバイト●カウント値と、上記レジスタＥＡＲ
６内のエンド・アドレス値とを加算回路５により加算処
理し加算結果を再びレジスタＥＡＲ６にセットするよう
にする。ここでこの加算結果は第２図におけるアドレス
情報ＥＮＤ２フに対応している。これにより新チャネル
・コマンド？？ＣＷ２に対応するデータ転送が上記デー
タ・バッファ１上の上記旧チャネル・コマンド語ＣＣＷ
ｌに対応する記憶領域に連続して行なわれるようになり
、該新チャネル・コマンド語ＣＣＷ２に対応するデータ
転送は比較回路９によりレジスタＥＡＲ６内のエンド◆
アドレス情報とレジスタＭＳＡＲ７の内容又はレジスタ
ＩＯＡＲ８の内容とが一致したことが検出されたとき終
了する。
以上説明した如く、本発明によれば、データ・バッファ
の幅をＩ／０のバス幅と同じにし、バッファへの格納時
はバイト◆アライメントをしないようにすることによつ
て、次ＣＣＷがフエツチされる前でも前のデータの最終
バイトに連続して次のデータを順次格納することが出来
、且つ終了アドレスも単にバイト◆カウント値を累積す
るのみで簡単に求めることができ（従来であればデータ
●バッファの８バイト境界アドレスと８バイト内のバイ
ト位置との両方を管理する必要がある）、このためオー
バラン等を生ずることなく入出力オペレーションを良好
に行うことが可能となる。
の幅をＩ／０のバス幅と同じにし、バッファへの格納時
はバイト◆アライメントをしないようにすることによつ
て、次ＣＣＷがフエツチされる前でも前のデータの最終
バイトに連続して次のデータを順次格納することが出来
、且つ終了アドレスも単にバイト◆カウント値を累積す
るのみで簡単に求めることができ（従来であればデータ
●バッファの８バイト境界アドレスと８バイト内のバイ
ト位置との両方を管理する必要がある）、このためオー
バラン等を生ずることなく入出力オペレーションを良好
に行うことが可能となる。
尚、上記の実施例ではデータ・バッファへの格納アドレ
スとしてデータ・アドレスの下位６ビットそのものをそ
のまま使用したが、これは主メモリへの転送読出し時に
おけるアライメントの簡素化を考慮した、即ち単に８バ
イト単位で読出すのみで済むようにしたためである。基
本的には、データ・バッファのＯ番地から格納を始めて
も良く、その場合にはデータ・アドレスを保持しておい
てデータ●バッファからレジスタＭＳＩＲｌＯへの読出
し時にＭＳＩＲｌＯへのセット位置を考慮するようにす
れば良い。
スとしてデータ・アドレスの下位６ビットそのものをそ
のまま使用したが、これは主メモリへの転送読出し時に
おけるアライメントの簡素化を考慮した、即ち単に８バ
イト単位で読出すのみで済むようにしたためである。基
本的には、データ・バッファのＯ番地から格納を始めて
も良く、その場合にはデータ・アドレスを保持しておい
てデータ●バッファからレジスタＭＳＩＲｌＯへの読出
し時にＭＳＩＲｌＯへのセット位置を考慮するようにす
れば良い。
第１図は本発明によるチャネル・バッファ制御方式が用
いられるデータ処理システムの構成例、第２図は本発明
を概念的に説明する説明図、第３図は本発明の一実施例
構成を夫々示す。 図中、１はデータ・バッファ、５は加算回路、９は比較
回路を夫々表わす。
いられるデータ処理システムの構成例、第２図は本発明
を概念的に説明する説明図、第３図は本発明の一実施例
構成を夫々示す。 図中、１はデータ・バッファ、５は加算回路、９は比較
回路を夫々表わす。
Claims (1)
- 【特許請求の範囲】 １ チャネルとＩ／Ｏ間のデータ・バスのバス幅に等し
いデータ幅を持つデータ・バッファと、主メモリへ送る
ばきデータを上記データ・バッファから読出すためのア
ドレス又は主メモリから送られて来たデータを上記デー
タ・バッファに書込むためのアドレスを生成する第１の
アドレス生成手段と、Ｉ／Ｏへ送るべきデータを上記デ
ータ・バッファから読出すためのアドレス又はＩ／Ｏか
ら送られて来たデータを上記データ・バッファに書込む
ためのアドレスを生成する第２のアドレス生成手段と、
加算手段と、該加算手段の出力する加算結果がセットさ
れるデータ転送終了アドレス・レジスタと、上記第１の
アドレス生成手段の出力と上記データ転送終了アドレス
・レジスタの出力との比較及び上記第２のアドレス生成
手段の出力と上記データ転送終了アドレス・レジスタの
出力との比較を行うための手段と、主メモリ・インタフ
ェース・レジスタとを具備し、該主メモリ・インタフェ
ース・レジスタ上でアライメントを行うチャネルにおい
て、主メモリとＩ／Ｏ間のデータ転送を指令するチャネ
ル・コマンド語の実行を開始する際、当該チャネル・コ
マンド語が前のチャネル・コマンド語とデータ・チェイ
ンされていない場合にはデータ転送開始アドレスと当該
チャネル・コマンド語の持つバイト・カウントの所定下
位ビットを上記加算手段で加算し、その加算結果を上記
データ転送終了アドレス・レジスタにセットすると共に
上記データ転送開始アドレスを上記第１のアドレス生成
手段及び第２のアドレス生成手段に初期値として与え、
当該チャネル・コマンド語が前のチャネル・コマンド語
とデータ・チェインされている場合にはデータ転送終了
アドレス・レジスタの値と当該チャネル・コマンド語の
持つバイト・カウントの所定下位ビットを上記加算手段
で加算し、その加算結果を上記データ転送終了アドレス
・レジスタにセットすることを特徴とするデータ・バッ
ファ制御方式。 ２ 上記データ転送開始アドレスとしてチャネル・コマ
ンド語のデータ・アドレスの所定下位ビットを使用する
ことを特徴とする特許請求の範囲第１項記載のデータ・
バッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17232879A JPS6047626B2 (ja) | 1979-12-29 | 1979-12-29 | デ−タ・バッファ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17232879A JPS6047626B2 (ja) | 1979-12-29 | 1979-12-29 | デ−タ・バッファ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5697126A JPS5697126A (en) | 1981-08-05 |
| JPS6047626B2 true JPS6047626B2 (ja) | 1985-10-22 |
Family
ID=15939861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17232879A Expired JPS6047626B2 (ja) | 1979-12-29 | 1979-12-29 | デ−タ・バッファ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047626B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123914A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | チヤネル装置及びその制御方法 |
-
1979
- 1979-12-29 JP JP17232879A patent/JPS6047626B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5697126A (en) | 1981-08-05 |
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