JPS58105488A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS58105488A JPS58105488A JP56203267A JP20326781A JPS58105488A JP S58105488 A JPS58105488 A JP S58105488A JP 56203267 A JP56203267 A JP 56203267A JP 20326781 A JP20326781 A JP 20326781A JP S58105488 A JPS58105488 A JP S58105488A
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- JP
- Japan
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- signal
- register
- data
- memory
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路に関するものである。
従来、連想メモリ（ａｓｓｏｃｉａｔｉｖｅ ｍｅｍｏ
ｒｙ ）又はＣＡＭ （ｃｏｎｔｅｎｔ −ａｄｄｒｅ
ｓｓａｂｌｅ ｍｅｍｏｒｙ ）と呼ばれるものは、磁
気ディスク等回転メモリを用いて行なオ）れていた。し
かし、一般に半導体メモリに比べて一アクセス時間が極
めて遅い媒体を用いており、より高速化が望まれていた
。
ｒｙ ）又はＣＡＭ （ｃｏｎｔｅｎｔ −ａｄｄｒｅ
ｓｓａｂｌｅ ｍｅｍｏｒｙ ）と呼ばれるものは、磁
気ディスク等回転メモリを用いて行なオ）れていた。し
かし、一般に半導体メモリに比べて一アクセス時間が極
めて遅い媒体を用いており、より高速化が望まれていた
。
本発明は、メモリ回路をカスケードに接続し、記憶させ
るデータは一方の端からのみ書き込み、あとは書き込む
度に順次それまでのデータをシフトさせていくことによ
り、全くアドレスを付ける必要がなく高速にアクセスで
き、さらに演算情報を与えてやることにより種々の条件
に合ったデータを検索でき、かつ半導体回路で実現でき
るようにしたものである。
るデータは一方の端からのみ書き込み、あとは書き込む
度に順次それまでのデータをシフトさせていくことによ
り、全くアドレスを付ける必要がなく高速にアクセスで
き、さらに演算情報を与えてやることにより種々の条件
に合ったデータを検索でき、かつ半導体回路で実現でき
るようにしたものである。
以下本発明の一実施例を図面に基づいて説明する。第１
図と第２図は本発明のメモリ回路の構成を示し第８図は
このメモリ回路をカスケードに接続して実際に連想メモ
リとして用いる一実施例を示す。第１図と第２図ともに
、この基本回路が前段と後段へカスケード番こ接続され
ている。第１図と第２図の相異点は、信号０ＥＩＮが前
段から入り信号ＯＥ ＯＵ Ｔが後段へ出ているか、信
号０ＥＩＮが後段から入り信号０ＥＯＵＴが前段へ出て
いるかの違いだけである。以下では第１図に基づいて説
明していくが、本質的には第２図と変わりない、。
図と第２図は本発明のメモリ回路の構成を示し第８図は
このメモリ回路をカスケードに接続して実際に連想メモ
リとして用いる一実施例を示す。第１図と第２図ともに
、この基本回路が前段と後段へカスケード番こ接続され
ている。第１図と第２図の相異点は、信号０ＥＩＮが前
段から入り信号ＯＥ ＯＵ Ｔが後段へ出ているか、信
号０ＥＩＮが後段から入り信号０ＥＯＵＴが前段へ出て
いるかの違いだけである。以下では第１図に基づいて説
明していくが、本質的には第２図と変わりない、。
第１図において、メモリ（１）の内容は常に信号ＤＯＵ
Ｔとして出ている。演算器（２）はこの信号ＤＯＬＪＴ
とパスＤ２の情報とを信号Ｃ０ＮＤで伝えられる演算情
報に基づいて演算し、条件に合った場合には条件合致信
号Ｓｌを制御回路（６）に出力する。この演算情報には
様々なものが考えられる。最も簡単なものは、いくつか
のビット位置にマスクをして、それ以外のデータが一致
するか否かを比較するような場合である。あるいは、パ
スＤ２上のデータより信号Ｄ（ＪＵＴのデータが大きい
かどうか判定するというような場合もある。レジスタ（
３）はメモリ（１）の内容がデータとして有効か否かを
表わすフラグとして使われている。
Ｔとして出ている。演算器（２）はこの信号ＤＯＬＪＴ
とパスＤ２の情報とを信号Ｃ０ＮＤで伝えられる演算情
報に基づいて演算し、条件に合った場合には条件合致信
号Ｓｌを制御回路（６）に出力する。この演算情報には
様々なものが考えられる。最も簡単なものは、いくつか
のビット位置にマスクをして、それ以外のデータが一致
するか否かを比較するような場合である。あるいは、パ
スＤ２上のデータより信号Ｄ（ＪＵＴのデータが大きい
かどうか判定するというような場合もある。レジスタ（
３）はメモリ（１）の内容がデータとして有効か否かを
表わすフラグとして使われている。
今考えているメモリ回路のメモリ（１）の出力信号Ｄ（
ＪＵＴは、カスケードに接続した後段のメモリ回路のメ
モリにとっては信号ＤＩＮに相当゛する信号として入力
される。同様に、レジスタ（３）の出力信号ＡＯＵＴは
後段にはレジスタへの入力信号ＡＩＮに相当する信号と
して入り、制御回路（５）の出力信号（ＩＥｏｌＴは後
段には制御回路の入力信号０ＥＩＮに相当する信号とし
て入る。また制御回路（５）の出力信号５ＥＯＵＴは前
段には制御回路の信号５ＥＩＮに相当する信号として入
る− 書き込みのシーケンスの場合、この回路の外部から１き
込みを促す書き込み信号ＷＲＩＴＥが入力される。この
時、制御回路（５）は自らが信号５ＥＯＵＴを出力して
いる場合は書き込み動作を制御する。
ＪＵＴは、カスケードに接続した後段のメモリ回路のメ
モリにとっては信号ＤＩＮに相当゛する信号として入力
される。同様に、レジスタ（３）の出力信号ＡＯＵＴは
後段にはレジスタへの入力信号ＡＩＮに相当する信号と
して入り、制御回路（５）の出力信号（ＩＥｏｌＴは後
段には制御回路の入力信号０ＥＩＮに相当する信号とし
て入る。また制御回路（５）の出力信号５ＥＯＵＴは前
段には制御回路の信号５ＥＩＮに相当する信号として入
る− 書き込みのシーケンスの場合、この回路の外部から１き
込みを促す書き込み信号ＷＲＩＴＥが入力される。この
時、制御回路（５）は自らが信号５ＥＯＵＴを出力して
いる場合は書き込み動作を制御する。
この信号５ＥＯＵＴは、前段のメモリ回路からの信号Ｄ
ＩＮを通じてメモリ（１）へ、信号ＡＩＮを通じてレジ
スタ（３）へデータを書き込めることが可能な状態であ
ることを前段のメモリ回路へ伝えるシフト許可出力信号
である。ここで書き込みとは、メモリ（１）とレジスタ
（３）のデータを後方へ伝え、前段のデータを読み込む
ことを言う。信号５ＥＯＵＴは、レジスタ（３）がリセ
ットされている場合またはシフト許可人力信号５ＥＩＮ
が入力されている場合に前段へ出力される。なおレジス
タ（３）の内容は信号Ｓ８を通して制御回路（５）へ入
力されている。信号５ＥＯＵＴを出力している時、制御
回路（５ンはメモリ（１）へ信号ＤＩＮのデータを取り
込み、レジスタ（３）へ信号ＡＩＨのデータを取り込む
ことを伝える信号ＳＨを出力する。また同時にレジスタ
（４）を信号Ｓ５を通じてリセットする。こうして新し
いデータを受は取り、以前のデータを後段へ伝える。
ＩＮを通じてメモリ（１）へ、信号ＡＩＮを通じてレジ
スタ（３）へデータを書き込めることが可能な状態であ
ることを前段のメモリ回路へ伝えるシフト許可出力信号
である。ここで書き込みとは、メモリ（１）とレジスタ
（３）のデータを後方へ伝え、前段のデータを読み込む
ことを言う。信号５ＥＯＵＴは、レジスタ（３）がリセ
ットされている場合またはシフト許可人力信号５ＥＩＮ
が入力されている場合に前段へ出力される。なおレジス
タ（３）の内容は信号Ｓ８を通して制御回路（５）へ入
力されている。信号５ＥＯＵＴを出力している時、制御
回路（５ンはメモリ（１）へ信号ＤＩＮのデータを取り
込み、レジスタ（３）へ信号ＡＩＨのデータを取り込む
ことを伝える信号ＳＨを出力する。また同時にレジスタ
（４）を信号Ｓ５を通じてリセットする。こうして新し
いデータを受は取り、以前のデータを後段へ伝える。
次に、ある条件に当てはまるデータを検索する場合につ
いて説明する。外部からデータ検索を促す検索信号５Ｒ
ＣＨが入力されると、この時、バスＤ２にはメモ１月１
）の内容と比較すべきデータが、４１号Ｃ０ＮＤには演
算するための情報が乗っており、演算器（２１は結果に
基づいて条件合致信号Ｓ１を出している。制御回路（５
）は信号Ｓ１が入力されている場合にはレジスタ（４）
を信号Ｓ４でセットし、そうでない場合はレジスタ（４
）を信号Ｓ５でリセットする。レジスタ（４）は、検索
する条件にあったデータがメモリ（１）に存在したこと
を−５表わすフラグとして用いられる。
いて説明する。外部からデータ検索を促す検索信号５Ｒ
ＣＨが入力されると、この時、バスＤ２にはメモ１月１
）の内容と比較すべきデータが、４１号Ｃ０ＮＤには演
算するための情報が乗っており、演算器（２１は結果に
基づいて条件合致信号Ｓ１を出している。制御回路（５
）は信号Ｓ１が入力されている場合にはレジスタ（４）
を信号Ｓ４でセットし、そうでない場合はレジスタ（４
）を信号Ｓ５でリセットする。レジスタ（４）は、検索
する条件にあったデータがメモリ（１）に存在したこと
を−５表わすフラグとして用いられる。
データを検索した後は、そのデータを読み出すか、抹消
するか、あるいは何もしないかである。
するか、あるいは何もしないかである。
読み出す場合は、データ読み出し信号ＲＥＡＤが外部か
ら制御回路（５）へ入力される。この時レジスタ（３１
とレジスタ（４）がセットされており、さらに信号０Ｅ
ＩＮが入力されていたなら、つまり、メモリ（１）のデ
ータが有効でかつ検索条件に合っており、さらにデータ
を出力する優先権を与えられていたなＣ１、制御回路（
５）はデータ出力内部信号ＯＵＴを出力し、メモリ（１
）のデータをバスＤ１に出力させ、かつレジスタ（４）
をリセットする。ここで、信号０ＥＩＮはメモリ回路が
メモリ（１）のデータをバスＤＩへ出力することもしく
はメモリ（１）のデータを蕪効にすることを許可するデ
ータ抹消許可および出力優先許可入力信号であり、制御
回路（６）は、信号０ＥＩＮが入力されておりかつレジ
スタ（４）がリセットされぞいる時のみデータ抹消許可
および出力優先許可出力信号０ＥＯＵＴを出力する。
ら制御回路（５）へ入力される。この時レジスタ（３１
とレジスタ（４）がセットされており、さらに信号０Ｅ
ＩＮが入力されていたなら、つまり、メモリ（１）のデ
ータが有効でかつ検索条件に合っており、さらにデータ
を出力する優先権を与えられていたなＣ１、制御回路（
５）はデータ出力内部信号ＯＵＴを出力し、メモリ（１
）のデータをバスＤ１に出力させ、かつレジスタ（４）
をリセットする。ここで、信号０ＥＩＮはメモリ回路が
メモリ（１）のデータをバスＤＩへ出力することもしく
はメモリ（１）のデータを蕪効にすることを許可するデ
ータ抹消許可および出力優先許可入力信号であり、制御
回路（６）は、信号０ＥＩＮが入力されておりかつレジ
スタ（４）がリセットされぞいる時のみデータ抹消許可
および出力優先許可出力信号０ＥＯＵＴを出力する。
また、データを抹消する場合は、外部からデータ抹消を
指示する信号Ｉ）ＥＬが入力される。制御回路（５）は
、これを受けた時で、さらにレジスタ（４）がセットさ
れており、信号０ＥＩＮが入力されている場合は、レジ
スタ（３）を信号Ｓ２でリセットし、レジスタ（４）を
信号Ｓ５でリセットする。レジスタ（３）がリセットさ
れたことで、メモリ（１）の内容がデータとして有効で
なくなる。
指示する信号Ｉ）ＥＬが入力される。制御回路（５）は
、これを受けた時で、さらにレジスタ（４）がセットさ
れており、信号０ＥＩＮが入力されている場合は、レジ
スタ（３）を信号Ｓ２でリセットし、レジスタ（４）を
信号Ｓ５でリセットする。レジスタ（３）がリセットさ
れたことで、メモリ（１）の内容がデータとして有効で
なくなる。
以上が第１図に１、した回路の動作で、書き込み、検索
、読み出し、抹消ができる。第２図も第１図とほとんど
同じであるが、読み出し、抹消の場合の優先度の付は方
で、前段の方が優先度が高いか後段の方が優先度が高い
かの違いがある。
、読み出し、抹消ができる。第２図も第１図とほとんど
同じであるが、読み出し、抹消の場合の優先度の付は方
で、前段の方が優先度が高いか後段の方が優先度が高い
かの違いがある。
第８図は、第１図のメモリ回路をｎ個カスケードに接続
したものである。ｉ番目のメモリ回路Ｍ１（ｔ＜ｉくｎ
）の信号線名は、全て第１図の信号線名に添°字ｉを付
けている。第１図で説明したように、イ目号ＤＩＮｉと
信号Ｄ ＯＵ Ｔ ＋ −１＋信号Ａ Ｉ Ｎｉ と信
号ＡＯＵＴｉ−１．信号５ＥＯＵＴ＋と信号５ＥＩＮ＋
−４゜１４号０ｈｌＮｉと信号０ＥＯＵＴ＋−１を接続
する。
したものである。ｉ番目のメモリ回路Ｍ１（ｔ＜ｉくｎ
）の信号線名は、全て第１図の信号線名に添°字ｉを付
けている。第１図で説明したように、イ目号ＤＩＮｉと
信号Ｄ ＯＵ Ｔ ＋ −１＋信号Ａ Ｉ Ｎｉ と信
号ＡＯＵＴｉ−１．信号５ＥＯＵＴ＋と信号５ＥＩＮ＋
−４゜１４号０ｈｌＮｉと信号０ＥＯＵＴ＋−１を接続
する。
今、もしメモリ回路ＭｉＨの中のメモリ（１）の内容が
有効でない場合、つまりデータが書かれていない場合で
、メモリ回路Ｍｊ（１りｊ＜ｉ ）が全てデータの入っ
ている状態であるとする。この時、信号５ＥＩＮｉ＋１
のオン、オフに関係なく信号５ＥＩＮｊ（１＜ｊ＜ｉ）
、信号５ＥＯＵＴｋ（１≦ｋ＜ｉ＋＋）はオンになる。
有効でない場合、つまりデータが書かれていない場合で
、メモリ回路Ｍｊ（１りｊ＜ｉ ）が全てデータの入っ
ている状態であるとする。この時、信号５ＥＩＮｉ＋１
のオン、オフに関係なく信号５ＥＩＮｊ（１＜ｊ＜ｉ）
、信号５ＥＯＵＴｋ（１≦ｋ＜ｉ＋＋）はオンになる。
信号５ＥＩＮｉ＋＋がオフの時、書き込みの信号ＷＲＩ
ＴＥでメモリ回路Ｍｊの中のメモリ（１）とレジスタ（
３）の内容が全て次段のメモリ回路Ｍ１＋１ヘシフトさ
れ、メモリ回路Ｍ１には外部から新たなデータがメモリ
（１）へ書き込まれ、レジスタ（３）にはセット情報が
書き込まれる。もし信号５ＥＩＮｉ＋＋がオンの時は、
メモリ回路Ｍｉ＋＋のデータもメモリ回路Ｍｉ十ｍヘシ
フトされる。またもし全メモリー路にデータが書き込ま
れている時は、信号５ＥＯＵＴ１がオフになっているの
で書き込めない。その場合、ｊｌ、一つ以上のメモリ回
路のデータを抹消すると書きこめるようになる。そして
信号５ＥＩＮｎは常にオフである 次に検索であるが、検索の信号５ＲＣＨで条件に合致す
るデータを保持している複数個のメモリ回路Ｍ １ｍ（
１＜、１ｍ＜、ｎ 、 １ ＜：ｍ≦、 、 １１＜１
． ＜−・−・）内のレジスタ（４）がセットされる。
ＴＥでメモリ回路Ｍｊの中のメモリ（１）とレジスタ（
３）の内容が全て次段のメモリ回路Ｍ１＋１ヘシフトさ
れ、メモリ回路Ｍ１には外部から新たなデータがメモリ
（１）へ書き込まれ、レジスタ（３）にはセット情報が
書き込まれる。もし信号５ＥＩＮｉ＋＋がオンの時は、
メモリ回路Ｍｉ＋＋のデータもメモリ回路Ｍｉ十ｍヘシ
フトされる。またもし全メモリー路にデータが書き込ま
れている時は、信号５ＥＯＵＴ１がオフになっているの
で書き込めない。その場合、ｊｌ、一つ以上のメモリ回
路のデータを抹消すると書きこめるようになる。そして
信号５ＥＩＮｎは常にオフである 次に検索であるが、検索の信号５ＲＣＨで条件に合致す
るデータを保持している複数個のメモリ回路Ｍ １ｍ（
１＜、１ｍ＜、ｎ 、 １ ＜：ｍ≦、 、 １１＜１
． ＜−・−・）内のレジスタ（４）がセットされる。
次に、続み出しの信号ＲＥＡＤまたは抹消の信号ＤＥＬ
によって、今レジスタ（４）がセットされたメモリ回路
Ｍ！□のりち最も優先度の高いメモリ回路ＭｊＩのデー
タが跣み出し、または抹消される。さらに続けて読み出
しの信号ＲＥＡＤまたは抹消の信号ＤＥＬが入力される
と、即にメモリ回路Ｍ１１のレジスタ（４）がリセット
されているこの時点だおいて最も優先度の高いメモリ回
路Ｍｈのデータが、読み、出しまたは抹消される。また
、信号０ＥＯＵＴ ｌは常にオンである。
によって、今レジスタ（４）がセットされたメモリ回路
Ｍ！□のりち最も優先度の高いメモリ回路ＭｊＩのデー
タが跣み出し、または抹消される。さらに続けて読み出
しの信号ＲＥＡＤまたは抹消の信号ＤＥＬが入力される
と、即にメモリ回路Ｍ１１のレジスタ（４）がリセット
されているこの時点だおいて最も優先度の高いメモリ回
路Ｍｈのデータが、読み、出しまたは抹消される。また
、信号０ＥＯＵＴ ｌは常にオンである。
以上、本発明によれば、常に同じ時間で高速に書き込々
や検索ができ、検索時の演算モードも種々指定できる連
想メモリを構成できる。しかも繰り返しの回路がほとん
どなので、半導体ＬＳＩ回路化が容易にできるためコン
パクトで使用しやすいものを作ることができる。
や検索ができ、検索時の演算モードも種々指定できる連
想メモリを構成できる。しかも繰り返しの回路がほとん
どなので、半導体ＬＳＩ回路化が容易にできるためコン
パクトで使用しやすいものを作ることができる。
第１図及び第２図はそれぞれ本発明の基本構成を示す構
成図、第８図は第１図の回路をカスケードに複数個接続
して実際に連想メモリとして用いられる時の図である。 ＋１１・・−メモリ、（２）・・・演算器、（３）・・
・レジスタ、（４）・・・レジスタ、（５）・・・制御
回路、（ＤＩ）（Ｄ２）・・・パス、Ｍしくｐ＝１．・
・・、ｉ、・・・、ｎ）・・・メモリ回路代理人 森本
義弘 第１図 餉殺 第２図 第３図
成図、第８図は第１図の回路をカスケードに複数個接続
して実際に連想メモリとして用いられる時の図である。 ＋１１・・−メモリ、（２）・・・演算器、（３）・・
・レジスタ、（４）・・・レジスタ、（５）・・・制御
回路、（ＤＩ）（Ｄ２）・・・パス、Ｍしくｐ＝１．・
・・、ｉ、・・・、ｎ）・・・メモリ回路代理人 森本
義弘 第１図 餉殺 第２図 第３図
Claims (1)
- １、 カスケードに接続される前段からの入力データを
取り込み後段へ出力しまた第１の外部バスへも出力する
メモリと、上記メモリの内容と第２の外部バスのデータ
を外部から入力される演算情報を伝える信号に基づいて
比較演算し演算情報の示す条件に合う場合には条件合致
信号を出力する演算器と、カスケードに接続される前段
からの入力データを取り込み後段へ出力し前記メモリの
内容が有効なデータであることを表わす第１のレジスタ
と、検索時に前記メモリのデータが条件に合っているこ
とを示すフラグとして用いる第２のレジスタと、カスケ
ードに接続される後段からのシフト許可入力信号が入力
されている場合または前記第１のレジスタがセットされ
ていない場合に前段へシフト許可出力信号を出力し、カ
スケードに接続される前段もしくは後段の一方からデー
タ抹消許可および出力優先許可入力信号を受けた時に前
記第２のレジスタがリセットされている場合には後段も
しくは前段の他方へデータ抹消許可および出力優先許可
出力信号を出力し、上記シフト許可出力信号を出してい
る状態で外部から書き込み信号を受けた時に前記メモリ
部と前記第１のレジスタにデータを取り込むための書き
込み内部信号を出力するとともに前記第２のレジスタを
リセットし、また外部から検索信号を受けた時に前記条
件合致信号が入力されておりかつ上記第１のレジスタが
セットされている場合には前記第２のレジスタをセット
するがそれ以外の場合にはリセットし、外部からデータ
抹消信号を受けた時に前記第２のレジスタがセットされ
ていてかつ前記データ抹消許可および出力優先許「ｉ「
入力信号が入っている場合には前記第１のレジスタと前
記第２のレジスタをリセットして前記メモリの内容が有
効なデータではないことを表わし、外部からデータ読み
出し信号が入力された時に前記第１のレジスタと前記第
２のレジスタがセットされていてかつデータ抹消及び出
力優先許可人力信号が入っている場合にはメモリからそ
の内容を前記第１のパスへ出力させるためのデータ出力
内部信号を出力する制御回路とを有し、カスケード接続
される連想メモリデバイス単位としたことを特徴とする
メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203267A JPS58105488A (ja) | 1981-12-15 | 1981-12-15 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203267A JPS58105488A (ja) | 1981-12-15 | 1981-12-15 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105488A true JPS58105488A (ja) | 1983-06-23 |
| JPS6245636B2 JPS6245636B2 (ja) | 1987-09-28 |
Family
ID=16471204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203267A Granted JPS58105488A (ja) | 1981-12-15 | 1981-12-15 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105488A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63315858A (ja) * | 1987-06-18 | 1988-12-23 | Sanyo Electric Co Ltd | 温風暖房機の制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130893A (en) * | 1980-03-17 | 1981-10-14 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
-
1981
- 1981-12-15 JP JP56203267A patent/JPS58105488A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130893A (en) * | 1980-03-17 | 1981-10-14 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6245636B2 (ja) | 1987-09-28 |
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