JPH02128286A

JPH02128286A - 標準パタン読出し回路

Info

Publication number: JPH02128286A
Application number: JP63282762A
Authority: JP
Inventors: Waichiro Tsujita; 辻田　和一郎; Yoshinao Umezawa; 梅澤　義尚
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-11-09
Filing date: 1988-11-09
Publication date: 1990-05-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、例えば音声認識製雪等における標準パタン
と、入力パタンとの間の類似度演算を行なう際の、類似
度演算を行なう回路に供給する標準パタンを格納してい
る標準バタシメモリを安価なメモリで構成出来熱も類似
度演算速度は低下させることのない、標準パタン読出し
回路に間するものである。

（従来の技術）音声認識や画像認識等の情報認識を確立させる基礎技術
の一つにパタン認識技術がある。このパタン認識技術に
おいては、認識対象である例えば音声や文字を所定の約
束に従い前処理して入力パタンを得、この入力パタンと
、予め用意されている標準パタンとの類似度を演算しこ
の結果を判定基準として認識がなされる。そして、この
類似度演算を行なう回路（以下、類似度演算回路と略称
することもある。）として、近年、ディジタル信号処理
プロセサ（以下Ｄ　Ｓ　Ｐ　（Ｄｉｑｊｔａｌ　Ｓｉｇ
ｎａｌＰｒｏｃｅｓ−ｓｏｒ　）と略称する。）が用い
られている。

このＤＳＰとは、ディジタル信号処理を高速度で行なう
ことが出来るように開発されたＬＳＩ（ｊａｒ９ｅ　５
ｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）の
ことであり、内部に乗算器、加算器、シフタ、レジスタ
、プログラムＲＯＭ（ｊ３ｅａｄ　０ｎｌｙ　Ｍｅｍｏ
ｒｙ）、データＲＯＭ、　ＲＡ　Ｍ（ｆ３ａｎｄａｍ　
ＡＣＣ１３３Ｓ　ｊ！！ｅｍｏｒｙ）等の構成成分を有
したものであり、プログラムＲＯＭ内或いは外付けのメ
モリ内に格納されたプログラムに基づいて、内ＭＲＡＭ
内のデータや外付はメモリに格納されたデータ間で積和
演算や除算など多種類の演算を１演算につき１サイクル
（例えば約１００ｎｓｅｃ程度）で美行するＬＳＩであ
る。このようなりＳＰはｆ！々のものが発売されている
（例えば沖電気工業（株）製ＭＳＭ６９９２等）。

第５図は、上述のようなりＳＰを類似度演算回路として
いる従来の情報認識装Ｎ（例えば音声認識装Ｍ）の類似
度計算部を概略的に示したブロック図である。第５図に
おいで１０１が類似度演算に用いられる多数の標準パタ
ンか格納される標準パタンメモリであり、１０２が上述
のＤＳＰである。

また、１０３はＤＳＰ＋０２が外部とデータをやっとす
するためのＤＳＰデータバス、１０４はＤＳＰ１０２が
外部メモリ（この場合標準パタンメモリ１０１）の番地
指定を行なうためのＤＳＰアドレスバス、１０５は外部
メモリから或いはＩｌｏからＤＳＰデータバス１０３ヲ
介しデータを読み込むためのＤＳＰリード信号、１０６
は図示しない汎用ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅ
ｓｓｉｎ９すｎｉｔ、例えば沖電気工業（株）製ＭＳＭ
８００８６等）が標準パタンメモリ１０１に標準パタン
を書き込む際に標準パタンメモリ１０１の番地指定を行
なうためのＣＰＵアドレスバス、１０７は標準パタンメ
モリ１０１に対しＤＳＰアドレスバス１０４ヲ有効とす
るかＣＰＵアドレスバス１０６ヲ有効とするかを切り換
えるための選択回路である。また、１０８は、選択回路
１０７を動作させる切換信号１０９ヲ出力するデコート
回路である。

この切換信号１０９は、ＤＳＰアドレス信号１０４ａと
、ＤＳＰライト信号１１０とをデコード回路１０８がデ
コートした結果得られる。また１１１は標準パタンメモ
リ１０１のアドレスバスである。

また１１２は、図示しない汎用ＣＰＵか標準パタンメモ
リ１０１　に標準パタンを書き込んだり、逆に標準パタ
ンメモリ１０１がら標準パタンを読出したりする時に標
準パタンか通るＣＰＵデータバスである。また、１１３
は、ＤＳＰデータバス１０３とＣＰＵデータバス１１２
とを切り離すための双方向性パスバッファである。また
、１１４は図示しないＣＰＵからＤＳＰ＋０２へデータ
或いはコマンドの入力がなされることを知らせるための
割り込み信号、１１５はＤ　Ｓ　Ｐ　＋０２が図示しな
いＣＰＵに対して類似度演算の終了を知らせるための割
り込み信号である。

第５図に示した類似度計算部においては、類似度演算は
、以下に説明する手順で行なわれる。

図示しないＣＰＵからＤ　Ｓ　Ｐ　＋０２にＣＰＵライ
ト信号１１６が出力され、これにより認識対象（例えば
音声）の特徴パラメータ等で構成される入力パタンかＣ
ＰＵデータバス１１２、双方向性パスバッファ１１３及
びＤＳＰデータバス１０３ヲ通ってＤ　Ｓ　Ｐ　＋０２
の内蔵ＲＡＭに書き込まれる。この人力パタンは例えば
１つの単語音声入力について例えば対数パワー値や自己
相開係数値等の例えば３３６バイトの特徴パラメータデ
ータで構成されている。一方、標準パタンメモリ１０１
には図示しない汎用ＣＰＵから例えば５１２種類の標準
パタンか書き込まれる。ここで１つの標準パタンは人力
パタンと同じ＜３３６バイトのデータで構成されるから
、この例の標準パタンメモリ１０１の容量は５１２×３
３６・１７０．０３２バイトになる。

入力パタンがＤ　Ｓ　Ｐ　＋０２内に、多数の標準パタ
ンか標準パタンメモリ１０１内にそれぞれ揃った時点で
、図示しないＣＰＵからＤ　Ｓ　Ｐ　１０２に対し割り
込み信号１１４が発せられ類似度演算スタートコマンド
がＣＰＵデータバス１１２、双方向性パスバッファ１１
３及びＤＳＰデータバス１０３を通してＤ　Ｓ　Ｐ　＋
０２の内ＲＲＡＭに書き込まれる。また類似度演算スタ
ートコマンドを受は取ったＤＳＰ１０２は、選択回路１
０７の出力がＤＳＰアドレスバス１０４となるようにＩ
１０命令を発した後、内蔵のプログラムに従った処理に
よりＤＳＰアドレスバス１０４に対しＤ　Ｓ　Ｐ　＋０
２内に読み込もうとする標準パタンのアドレスを出力し
これに応じ標準パタンメモリ１０１から出力される標準
パタンをＤＳＰデータバス１０３を通して内蔵臼ＡＭに
取り込む。

Ｄ　Ｓ　Ｐ　＋０２内部では入力パタンと、標準パタン
との類似度計算がなされるが、この例ではそれぞれが３
３６バイトで構成される入力パタン及び標準パタンを１
バイトづつ（８ビツトづつ”）ＤＳＰ１０２内に取り込
み、これらそれぞれ１Ｆｉ、＋６ビツトに拡張した後デ
ータ長３２ビツトの倍精度で積和演算を基本とする類似
度演算が実行される。

ＤＳＰＩ０２内の３３６バイトの入力パタンと、標準パ
タンメモリ１０１内の３３６バイトの標準パタンとの類
似度演算が終了すると、Ｄ　Ｓ　Ｐ　＋０２からは図示
しないＣＰＵに対し類似度演算の終了を示す割り込み信
号１１５が発せられる。この割り込み信号１１５を受け
た図示しないＣＰＵからは、ＤＳＰ１０２に対し割り込
み信号１１４が発せられ、これに応しＤ　Ｓ　Ｐ　＋０
２からＤＳＰデータバスに類似度演算結果が出力される
。さらに図示しないＣＰＵからＤ　Ｓ　Ｐ　＋０２にｃ
ｐｕリード信号１１７が発せられ、この類似度演算結果
は双方向性パスバッファ１１３及びＣＰＵデータバス１
１２ヲ通して図示しないＣＰＵに読み込まれる。

ここでＤ　Ｓ　Ｐ　１０２の１サイクルは例えば１００
ｎｓｅというように限られた時間である。従って１００
０ＳｅＣというような短い時間内に、ＤＳＰアドレスバ
ス１０４にＤ　Ｓ　Ｐ　＋０２内部に読み込もうとする
標準パタンメモリの番地を出力することから該当する標
準パタンをＤＳＰ＋０２内のＲＡＭに格納するまでの一
連の動作を完了するためには、標準パタンメモリＩ０１
ヲアクセスタイムが約５０ｎｓｅｃ以下の高速アクセス
が可能なメモリで構成する必要がある。そうでないと、
ｌｏｏｎｓｅｃ以内にＤ　Ｓ　Ｐ　＋０２が、実行すべ
き命令のフェッチ、デコード、データ読み込み、演算実
行及び演算結果の格納という処理を実行出来なくなるか
らである。

（発明が解決しようとする課題）しかしながら、高速アクセスが可能なメモリは非常に高
価である。したがって、このような高価なメモリで構成
された標準パタンメモリを必要とする情報認識装貫は、
非常に高価なものとなってしまう。

第５図を用いで説明した例で考えれば、標準パタンメモ
リの容量を約１７２にバイトとしているので、これを市
販されでいる高速アクセス可能なメモリの１つである６
４にワード×４ビットのメモリで構成するものとすれば
６個のメモリ（１９２にバイト分）が必要になる。これ
に対しアクセスタイムが１５０ｎｓｅｃ程度の一般的な
メモリである３２にワード×８ビットのメモリで上述の
標準パタンメモリを構成する場合、必要個数は６個と同
じであるが、アクセスタイムが１５０ｎｓｅｃ程度の３
２にワード×８ビットのメモリの単価が上述の６４にワ
ード×４ヒツトのメモリの約１７５〜１／６であること
を考えると、３２にワード×８ヒツトのメモリのような
安価なメモリを用いて所望の速度で類似度演算を行なう
ことが出来るような対策を構じることは非常に価値のあ
ることと云える。

この発明はこのような点に鑑みなされたものであり、従
ってこの発明の目的は、類似度演算を行なう回路に供給
する標準パタンを格納している標準パタンメモリを安価
なメモリで構成出来熱も類似度演算速度は低下させるこ
とのない、標準パタン読出し回路を提供することにある
。

（課題を解決するための手段）この目的の達成を図るため、この発明によれば、入力パ
タンと標準パタンとの類似度演算を行なう回路に接続さ
れ、多数の標準パタンか格納された標準パタンメモリか
ら標準パタンの読み出しを行なう標準パタン読出し回路
において、標準パタンメモリに接続され該標準バタ二ノ
メモリに格納されている標準パタンを一時的に保持する
標準パタンレジスタと、該標準パタンレジスタから類似度演算を行なう回路に標
準パタンを出力した後で該標準パタン及び入力パタン間
の類似度演算の実行中に、前記標準パタンレジスタに前
記標準パタンメモリ内の別の標準パタンを保持させる標
準パタン更新回路とを具えたことを特徴とする。

なお、ここで云う標準パタンの定義であるが、これは１
つの標準パタン全部である場合もその一部である場合も
示す、つまり、第５図を用いて説明した例で具体的に示
せば、標準パタン、入力パタン共に３３６バイトのデー
タで構成されている場合、標準パタンレジスタの内容ヲ
３３６バイトづつ更新しても良いし、１バイトづつ或い
は数バイトづつ更新しても良いことを示す。

（作用）このような構成によれば、入力パタンと、ある標準パタ
ンとの類似度演算の実行中に次の類似度演算に用いる標
準パタンか標準パタンレジスタに保持される。このため
、この標準パタンレジスタさえ類似度演算回路（例えば
ＤＳＰ）のアクセス速度に適合するような高速動作が可
能なものにしておけば、類似度演算速度の低下を来すこ
とはない。一方の標準パタンメモリの方は、類似度演算
の実行時間内に標準パタンを標準パタンレジスタに転送
出来る程度のアクセスタイムを有するメモリとしておけ
ば良く、このようなアクセスタイムのメモリは汎用され
でいるメモリで構成出来るため、標準パタンメモリの低
価格化が図れる。ざらに、上述の標準パタンレジスタは
、類似度演算−回分若しくは複数回分のデータを保持出
来る程度の容量のもので良いため、標準パタンレジスタ
を設けたとしても、標準パタンメモリが安くなるほうの
効果が大きくなり、情報認識装百の低価格化に寄与出来
る。

（実施例）以下、この発明の標準パタン読出し回路の実施例につき
、この発明を第５図に示した情報認識装百の類似度計算
部に適用した例により説明する。

また、この実施例では単位情報（例えば１つの単語音声
入力）毎の入力パタン及び標準パタンは、それぞれ３３
６バイトの特徴パラメータデータで示されるものとし、
さらに、類似度演算回路にあける類似度演算は３３６バ
イトのうちの１バイトづつに対して行なわれるものとし
で説明する。従って、以下の実施例中で云う標準パタン
とは、特に説明のない限り、１バイトの容量分のデータ
であるものとする。しかしこれは類似度演算の方法の変
更等に応じ変更されるものであることは明らかである。

可蜀」１１列は朋第１図は、実施例の標準パタン読出し回路を組み込んだ
類似度計算部の構成を概略的に示した回路図である。な
お、第１図において、第５図に示したと同様な構成成分
についでは同一の符号を付して示しである。また、以下
の説明においては従来と同様な構成成分の説明を一部省
略する。

第１図においで、２０１で示すものは実施例の標準パタ
ン読出し回路であり、２０３は例えば３２にワード×８
ビットというような一般的なアクセス速度のメモリで構
成した標準バタシメモリである。

この実施例の標準パタン読出し回路２０１は、入力側を
標準パタンメモリ２０３に接続し出力側ヲＤＳＰデータ
バス１０３に接続しである標準パタンレジスタ２０５で
あって標準パタンメモリ２０３に格納されている標準パ
タンを一時的に保持する標準パタンレジスタ２０５と、
この標準パタンレジスタ２０５から類似度演）Ｅを行な
う回路（この場合はＤＳＰ＋０２）に標準パタンを出力
した後でこの標準パタン及び入力パタン間の類似度演算
の実行中に、標準パタンレジスタ２０５に標準パタンメ
モリ２０３内の別の標準パタンを保持させる標準パタン
更新回路２０７とを具えている。なお、標準パタンレジ
スタ２０５１こ接続しであるＤＳＰデータバス１０２は
、双方向性パスバッファ２０９　Ｇ介しＣＰＵデータバ
ス１１２とも接続してあり、この点では従来において双
方向性パスバッファ１１３ヲ用いていたと同様な接続関
係になっている。

ここで標準パタンレジスタ２０５としでは、ＤＳＰ１０
２の実行速度に応じることが出来るような高速アクセス
が可能なメモリで設計（こ応した容量のメモリを用いる
のが好適である。ざらに場合によっては高速アクセスが
可能なシフトレジスタで構成するのが良い場合もある。

また、標準パタン更新回路２０７は、類似度演算の実行
中に標準パタンレジスタ２０５に次の標準パタンを保持
させ得るものであればその構成は問わないが、この実施
例の場合は、制御回路２１１と、カウンタ回路２１３と
で主に構成しである。この実施例のカウンタ回路２１３
は、１８ビツトの２進カウンタで構成してあり、その入
力にＣＰＵデータバス１１２が接続してあり、図示しな
いＣＰＵによって初期値を設定することが可能であると
共に、制御回路２１１からのカウントアツプ信号３０６
（後述する）によって歩進動作する。またこのカウンタ
回路２１３の出力は、選択回路２１５の一方の入力に接
続しである。

この選択回路２１５の他方の入力にはＣＰＵアドレスバ
ス１０６が接続しである。そしてこの選択回路２１５は
、制御回路２０が出力する選択回路切換信号３０４（後
述する）により、標準パタンメモリ２０３に対し、ＣＰ
ＩＪアドレスバス１０６かカウンタ回路２１３の出力か
のいづれかを有効とする。

次に、第２図を参照して上述の実施例の制御回路２１１
の構成につき簡単に説明する。この場合の制ｍ　回Ｍ２
１１は、デコード回路２１１ａ、２１１ｂと、遅延回路
２１１ｃ、２１１ｄと、後ろ微分回路２１１ｅと、２人
カＯＲ回路２１１ｆ、２１１ｑと、フリップフロップ回
路２１１ｈと、カウンタ回路２１１１とを具えるもので
構成しである。そして、この制御回路２１１は、実施例
の類似度計算郡全体の同期をとるφ、及び小、で示す第
−及び第二のクロック信号と、ＤＳＰアドレスバスＩ０
４．ＤＳＰリード信号１０５、ＤＳＰライト信号＋１０
、ＣＰＵライト信号１１６及びＣＰＵリード信号１１７
の各入力信号とにより、詳細は動作説明の項で説明する
が、標準パタン出力信号３０１、メモリリード信号３０
２、標準パタンレジスクラッチ信号３０３、上述した選
択回路切換信号３０４、カウンタ回路２１３のロード信
号３０５及びカウンタ回路２１３のアップ信号３０６を
それぞれ所定のタイミングで生成する。

なお上述の実施例では、類似度演算回路をＤＳＰそ以っ
て構成した例で説明しているが、この回路は例えばゲー
トアレイ等のような他の構成のも動甫Ｉた明次にこの発明の標準パタン読出し回路の理解を深めるた
め、第１図及び第２図を用いて説明した類似度計算部の
動作説明を行なう。なお第３図（Ａ）〜（Ｉ）及び笥４
図（Ａ）〜（Ｉ）はその動作説明に供するタイムチャー
トであり、第３図は特に標準パタンメモリ２０３がら標
準パタンレジスタ２０５に標準パタンを保持させる動作
につき示したもので、第４図は類似演算動作をも含めた
一連の動作につき示したものである。

先ず、図示しないＣＰＵは、類似度演）Ｅを開始する際
の標準パタンメモリ２０３の先頭の標準パタンのアドレ
スをカウンタ回路２１３にセットする。

このことをこの実施例では以下に説明するように行なう
、カウンタ２１３は既に説明した通り、１８ビツトの２
道カウンタで構成してあり、この実施例においては図示
しないＣＰＵはカウンタ回路２１３に対し標準パクンメ
モリ２０３の先頭の標準パタンのアドレス性１８ビツト
で指定する。この際、ｃ　ｐ　ｕ　＋（ｔｃ　ｐ　ｕデ
ルタバス１１２に第３図（Ｃ）に示すように上位１４ビ
ツトのアドレスデータを６ピツトと８ヒツトとの２回に
分けてセットし、そして、２回目のセットにおいて下位
４ビツトに００００をざらにセットする。このようにセ
ットされたアドレスデータは、第２図に示すカウンタロ
ド信号３０５によりカウンタ回路２１３に取り込まれる
。なお下位４ビツトを００００でセット出来る理由は、
１つの標準パタンか３３６バイトのデータで構成されて
いるため、先頭アドレスの下５ビットが零になっている
からである。なお、この場合はＣＰＵデータバス１１２
のビット幅が８ビツトであることから、１８ビツトで示
されるアドレスを複数のビット群に分けてカウンタ回路
２１３にセ・ントしている。しかし、アドレスのセット
の方法は回路構成によって変更されるものであり、これ
に限られるものでないことは理解されたい。

図示しないＣＰＵによってカウンタ回路２１３に標準パ
タンメモリ２０３に格納されている先頭の標準パタンの
アドレスの２回目のセット（８ピツト分士下位００００
のセット）が終了した時点で、選択回路２１５は、制御
回路２１１の制御により、標準パタンメモリ２０３に対
しカウンタ回路２１３の出力を有効とする選択をする。

この結果、標準パタンメモリアドレスバス１１１には上
述の如くセットされた先頭の標準パタンのアドレスが入
力される（第３図（巳））。

選択回路２１５のこのような選択に続いて制御回路２１
１は、標準パタンメモリ２０３に対し、第３図（Ｆ）に
示すようなメモリリード信号３０２ヲ出力する。このメ
モリリード信号３０２に応じ、標準パタンメモリ２０３
は、先頭の標準パタンを標準バタメモリデータバス２０
３ａに出力する。標準パタンレジスタ２０５は、制御回
路２１１からのう・ンチ信号３０３に応じ、標準パタン
メモリデータバス２０３ａに出力されている先頭の標準
パタンをラッチする（第３図（Ｇ）の時刻ｔｂ）。なお
標準パタンレジスタ２０５は、この時点では、標準パタ
ンをラッチしたままであり外部への出力は行なわない。

一方、この時点まで標準パタンメモリ２０３に対し先頭
の標準パタンのアドレスを出力していたカウンタ回路２
１３は、制御回路２１１がら出力されるカウントアツプ
信号３０６によって１つカウントアツプする（第３図（
Ｈ）の時刻ｔｅ）。

上述したカウンタ回路２１３への標準パタンメモリ２０
３の先頭の標準パタンのアドレスの設定から、標準パタ
ンレジスタ２０５が先頭の標準パタンをラッチするまで
の一連の動作は、ある一定の時間例えば１秒間で行なわ
れる。

また、図示しないＣＰＵは、カウンタ回路２１３に標準
パタンメモリ２０３内の先頭の標準パタンのアドレスを
設定してから１秒間待った後ＤＳＰ１０２に対し割り込
み信号を発し、その後類似度演算コマンド；ｔｃｐｕデ
ータバス１１２、双方向性パスバッファ２０９及びＤＳ
Ｐデータバス１０３ヲ通してＤＳＰ＋０２に書き込む。

次いで、このようにして類似度演算コマンドを受は取っ
たＤ　Ｓ　Ｐ　１０２は、選択回路２１５の出力をカウ
ンタ回路２１３の出力とするＩ１０命令を制御回路２１
１に発する。制御回路２１１はこのＩ１０命令をデコー
ドし選択回路２１５に選択回路切換信号３０４を出力す
る。次にＤ　Ｓ　Ｐ　＋０２は、内部に読み込もうとす
る標準パタンのアドレスｕＤｓＰアドレスバス１０４を
通しで制御回路２１１に出力する（第４図（Ｃ））、制
御回路２１１は、ＤＳＰアドレスバス１０４を通しで送
られてきた標準パタンのアドレスと、Ｄ　Ｓ　Ｐ　１０
２から出力されたＤＳＰリード信号１０５とを受けで、
標準パタンレジスタ２０５に対しで、標準パタン出力信
号３０１を発する（第４図（Ｄ）の時刻ｔ１）、標準パ
タン出力信号３０１ヲ受けた標準パタンレジスタ２０５
は、ＤＳＰデータバス１０３に該当する標準パタンを出
力する（第４図（Ｅ）のほぼ時刻ｔ＋）、ＤＳＰＩ０２
はＤＳＰデータバス１０３に出力された標準パタンを内
部に取り込み、従来と同様に類似度演算を行なう、なお
入力パタンと、先頭アドレスの標準パタンとを用いての
類似度演算は、第４図に区間Ｉで示すような時間内に行
なわれる。

一方、標準パタン出力信号３０１を出力した制御回路２
１１は、上述の類似度演算の実行中に、カウンタ回路２
１３の出力で指定されている次のアドレス即ち（先頭ア
ドレス＋１）番目のアドレス（第３図及び第４図中では
第２番目のＳＰアドレスと示しているもの。）の標準パ
タンを標準パタンメモリ２０３から出力させ標準パタン
レジスタ２０５にラッチさせる一連の処理を、先頭アド
レスの標準パタンを処理したと同様な手順で実行する。

このように標準パタンレジスタ２０５の内容を更新した
後、制御回路２１１はカウンタ回路２１３に対しカウン
トアツプ信号３０６ヲ再び出力する（第４図（Ｇ）の時
刻ｔ２）。

’ＤＳＰ＋０２は、第２番目の標準パタンを用いた類似
度演算を区間１１においで行ない、一方、制御回路２１
１と、カウンタ回路２１３とで主に構成される標準パタ
ン更新回路２０７は、この区間Ｈにおいて標準パタンレ
ジスタ２０５の内容を第３番目の標準パタンに更新する
。Ｄ　Ｓ　Ｐ　＋０２と、標準パタン更新回路２０７と
が上述の一連の動作を繰り返すことで、類似度計算部は
動作する。

（発明の効果）上述した説明からも明らかなように、この発明の標準パ
タン読出し回路によれば、ＤＳＰがＤＳＰ内に取り込ん
だ標準パタンと入力パタンとの閉で類似度計算を実行し
ている時間、言い換えればＤＳＰが標準パタンメモリを
アクセスしていない時間に、標準パタンメモリから標準
パタンを標準パタンレジスタに保持させることが出来、
そして、ＤＳＰはこの標準パタンレジスタが保持する標
準パタンを次の類似度計算に用いる。このため、標準パ
タンレジスタさえＤＳＰのアクセス速度に適合するよう
な高速動作が可能なものにしてあけば、類似度演算速度
の低下を来すことはない。また、標準パタンメモリは、
類似度演算の実行時間内に標準パタンを標準パタンレジ
スタに転送出来る程度のアクセスタイムを有するメモリ
としておけば良く、このようなアクセスタイムのメモリ
は汎用されているメモリで構成出来るため、標準パタン
メモリの低価格化が図れる。

【図面の簡単な説明】

第１図は、実施例の標準パタン読出し回路を組み込んだ
類似度計算部の一例を示すブロック図、第２図は、実施
例の標準パタン更新回路の制御回路を示すブロック図、第３図（Ａ）〜（Ｉ）及び第４図（Ａ）〜（１）は、実
施例の標準パタン読出し回路の動作説明に供するタイム
チャート、第５図は、従来技術の説明に供する図であり、従来の類
似度計算部の構成を示すブロック図である。（ＤＳＰ）０２・・・類似度演算を行なう回路０３・・・ＤＳＰデータバス０４・・・ＤＳＰアドレスバス０５・・−ＤＳＰリード信号０６・・・ＣＰＵアドレスバス０・−Ｄ　Ｓ　Ｐライト信号１・・・標準パタンメモリアドレスバス２・−ｃ　ｐ　
ｕデータバス３．２０９・・・双方向性パスバッファ４・・・ＣＰＵ
からの割込信号５・・・ＣＰＵへの割込信号＋１６・・・ＣＰＬ、ｌライト信号１１７・・・ＣＰＵリード信号２０１・・・標準パタン読出し回路２０３・・・標準パタンメモリ２０３ａ・・・標準パタンメモリデータバス２０５・・
・標準パタンレジスフ２０７・・・標準パタン更新回路２１１・・・制御回路２１１ａ、２１１ｂ　−・・デコード回路２１１ｃ、２
１１ｄ・・・遅延回路、　２１１ｅ・・・後ろ微分回路
２１１ｆ、２１１ｑ・・・ＯＲ回路２１１ｈ・・・フリップフロップ回路２１１１・・・カウンタ回路２１３・・・カウンタ回路（プリセッタブル）３０１・
・・標準パタン出力信号３０２・・・メモリリード信号３０３・・・標準パタンレジスタラッチ信号３０４・・
・遅延回路切換信号３０５・・・カウンタ回路２１３のロード信号３０５・
・・カウンタ回路２１３のアップ信号。

Claims

【特許請求の範囲】

（１）入力パタンと標準パタンとの類似度演算を行なう
回路に接続され、多数の標準パタンが格納された標準パ
タンメモリから標準パタンの読み出しを行なう標準パタ
ン読出し回路において、標準パタンメモリに接続され該
標準パタンメモリ内の標準パタンを一時的に保持する標
準パタンレジスタと、該標準パタンレジスタから類似度演算を行なう回路に標
準パタンを出力した後で該標準パタン及び入力パタン間
の類似度演算の実行中に、前記標準パタンレジスタに前
記標準パタンメモリ内の別の標準パタンを保持させる標
準パタン更新回路とを具えたことを特徴とする標準パタ
ン読出し回路。