JPS63136710A - デイジタル信号処理回路 - Google Patents
デイジタル信号処理回路Info
- Publication number
- JPS63136710A JPS63136710A JP28481386A JP28481386A JPS63136710A JP S63136710 A JPS63136710 A JP S63136710A JP 28481386 A JP28481386 A JP 28481386A JP 28481386 A JP28481386 A JP 28481386A JP S63136710 A JPS63136710 A JP S63136710A
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- registers
- signal processing
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はディジタルフィルタ処理を行うディジタル信号
処理回路に係り、特にディジタルフィルタの遅延変数を
格納するレジスタに関する。
処理回路に係り、特にディジタルフィルタの遅延変数を
格納するレジスタに関する。
［従来の技術］
従来、この種のディジタル信号処理回路は変数を格納す
るためのランダムアクセスメモリを有しており、ディジ
タルフィルタの遅延変数の格納には上記ランダムアクセ
スメモリを使用していた。
るためのランダムアクセスメモリを有しており、ディジ
タルフィルタの遅延変数の格納には上記ランダムアクセ
スメモリを使用していた。
上記従来のディジタル信号処理回路では、ディジタルフ
ィルタの遅延変数を格納するためにランダムアクセスメ
モリを使用していたので、ディジタルフィルタの遅延関
数の格納と読みだし、及びデータ遅延のためのデータの
シフトを上記ランダムアクセスメモリへの書き込みと読
みだし及び汎用レジスタへの書き込みと読み出しとで行
い、かかる動作をプログラム命令で制御していた。
ィルタの遅延変数を格納するためにランダムアクセスメ
モリを使用していたので、ディジタルフィルタの遅延関
数の格納と読みだし、及びデータ遅延のためのデータの
シフトを上記ランダムアクセスメモリへの書き込みと読
みだし及び汎用レジスタへの書き込みと読み出しとで行
い、かかる動作をプログラム命令で制御していた。
［発明が解決しようとする問題点］
上記、従来のディジタル信号処理回路では、ディジタル
フィルタの遅延変数の格納及びデータ遅延等の動作をプ
ログラム命令で制御していたので、プログラムステップ
数が多くなり、ディジタルフィルタ処理の処理時間が長
くなるという問題点があった。
フィルタの遅延変数の格納及びデータ遅延等の動作をプ
ログラム命令で制御していたので、プログラムステップ
数が多くなり、ディジタルフィルタ処理の処理時間が長
くなるという問題点があった。
また、ディジタルフィルタの遅延変数の格納、読みだし
、データ遅延等のためにランダムアクセスメモリのアド
レスを指定しなければならないので、そのための命令語
長が長くなり、非効率であるという問題点もあった。
、データ遅延等のためにランダムアクセスメモリのアド
レスを指定しなければならないので、そのための命令語
長が長くなり、非効率であるという問題点もあった。
したがって、本発明の目的は上記問題点を解決したディ
ジタル信号処理回路を提供することであ［問題点を解決
するための手段］ 本発明は上記問題点に鑑み、ディジタルフィル数のレジ
スタ回路をカスケード接続して互いに隣接するレジスタ
回路の接続ノードの内の少なくとも１つを出力端子とし
、最後琢のレジスタの出力を一方の入力に他方の入力に
入力データが印可されるとともに、出力が上記複数のレ
ジスタの第１段レジスタの入力に供給されるセレクタを
設け、書き込み命令供給時に上記複数のレジスタ回路は
入力データを第１段レジスタに格納すると共に、各段レ
ジスタは保持しているデータを次段レジスタに転送し、
シフト命令時に上記複数のレジスタ回路は各段レジスタ
に保持しているデータを次段レジスタに転送すると共に
、最後段のレジスタに保持されているデータを第１段レ
ジスタに転送することを特徴としている。
ジタル信号処理回路を提供することであ［問題点を解決
するための手段］ 本発明は上記問題点に鑑み、ディジタルフィル数のレジ
スタ回路をカスケード接続して互いに隣接するレジスタ
回路の接続ノードの内の少なくとも１つを出力端子とし
、最後琢のレジスタの出力を一方の入力に他方の入力に
入力データが印可されるとともに、出力が上記複数のレ
ジスタの第１段レジスタの入力に供給されるセレクタを
設け、書き込み命令供給時に上記複数のレジスタ回路は
入力データを第１段レジスタに格納すると共に、各段レ
ジスタは保持しているデータを次段レジスタに転送し、
シフト命令時に上記複数のレジスタ回路は各段レジスタ
に保持しているデータを次段レジスタに転送すると共に
、最後段のレジスタに保持されているデータを第１段レ
ジスタに転送することを特徴としている。
［作用］
上記遅延変数格納用のレジスタは、書き込み命令により
外部から供給されるデータを上記第ルジスタに格納し、
同時に上記第ルジスタから最後から２番目のレジスタま
でに格納されていたデータが第２レジスタから最後のレ
ジスタにそれぞれシフトする。これに対して、シフト命
令が供給されたときには、上記第ルジスタから最後から
２番目のレジスタまでに格納されていたデータが第２レ
ジスタから最後のレジスタにそれぞれシフトし、最後の
レジスタに格納されていたデータが第ルジスタにシフト
される。
外部から供給されるデータを上記第ルジスタに格納し、
同時に上記第ルジスタから最後から２番目のレジスタま
でに格納されていたデータが第２レジスタから最後のレ
ジスタにそれぞれシフトする。これに対して、シフト命
令が供給されたときには、上記第ルジスタから最後から
２番目のレジスタまでに格納されていたデータが第２レ
ジスタから最後のレジスタにそれぞれシフトし、最後の
レジスタに格納されていたデータが第ルジスタにシフト
される。
かかる機能を有するレジスタの出力は、第１のレジスタ
から最後のレジスタまでに格納されているデータの内の
１つ以上を使用している。
から最後のレジスタまでに格納されているデータの内の
１つ以上を使用している。
［実施例コ
次に、本発明の実施例を図面を参照して説明する。第１
区は本発明のディジタル信号処理回路の一実施例を示す
回路構成図であり、第１図中破線で示した部分に本願発
明の特徴が示されている。
区は本発明のディジタル信号処理回路の一実施例を示す
回路構成図であり、第１図中破線で示した部分に本願発
明の特徴が示されている。
図において、ｎ個のレジスタＲ１ないしＲｎはｎワード
の変数を格納できるレジスタであり、各々データの保持
と後段のレジスタへのシフトが可能な構成になっている
。すなわち、レジスタＲ１ないしＲｎ−１に保持されて
いるデータはレジスタＲ２ないしＲｎにシフトされる。
の変数を格納できるレジスタであり、各々データの保持
と後段のレジスタへのシフトが可能な構成になっている
。すなわち、レジスタＲ１ないしＲｎ−１に保持されて
いるデータはレジスタＲ２ないしＲｎにシフトされる。
セレクタ１はデータバス１０からのデータとレジスタＲ
ｎからシフトされるデータとを選択してレジスタＲ１に
出力し、レジスタＲｎに保持されていたデータはバスド
ライバ２を介してデータバス１０に出力される。算術論
理ユニット（以下、ＡＬＵという）６はマイクロ命令９
からの命令により、データバス１０から供給されるデー
タに対して演算を実行し、演算結果をバスドライバ３を
介してデータバス１０に出力する。メモリ７はマイクロ
命令９からの命令に基づきデータバス１０上のデータを
入力し、これを記憶すると共に、バスドライバ４を介し
てデータバス１０にデータを読み出す。入出力（以下、
Ｉｌｏという）８はマイクロ命令９からの命令によりデ
ータバス１０上のデータを入力駅データをディジタル信
号処理回路の外部に出力する。
ｎからシフトされるデータとを選択してレジスタＲ１に
出力し、レジスタＲｎに保持されていたデータはバスド
ライバ２を介してデータバス１０に出力される。算術論
理ユニット（以下、ＡＬＵという）６はマイクロ命令９
からの命令により、データバス１０から供給されるデー
タに対して演算を実行し、演算結果をバスドライバ３を
介してデータバス１０に出力する。メモリ７はマイクロ
命令９からの命令に基づきデータバス１０上のデータを
入力し、これを記憶すると共に、バスドライバ４を介し
てデータバス１０にデータを読み出す。入出力（以下、
Ｉｌｏという）８はマイクロ命令９からの命令によりデ
ータバス１０上のデータを入力駅データをディジタル信
号処理回路の外部に出力する。
更に、ｌ１０８はディジタル信号処理回路の外部から供
給されるデータを入力し、バスドライバ５を介してデー
タバス１０にデータを出力する。
給されるデータを入力し、バスドライバ５を介してデー
タバス１０にデータを出力する。
マイクロ命令９からレジスタＲ１への書き込み命令が発
せられた場合には、データバス１ｏからのデータがレジ
スタＲ１に書き込まれ、同時にレジスタＲ１ないしＲｎ
−１に保持されていたデータがレジスタＲ２ないしＲｎ
にそれぞれシフトされる。このとき、レジスタＲｎに格
納されていたデータは消滅する。
せられた場合には、データバス１ｏからのデータがレジ
スタＲ１に書き込まれ、同時にレジスタＲ１ないしＲｎ
−１に保持されていたデータがレジスタＲ２ないしＲｎ
にそれぞれシフトされる。このとき、レジスタＲｎに格
納されていたデータは消滅する。
次に、マイクロ命令９からシフト命令が発せられたとき
の動作を説明する。シフト命令によりレジスタＲ１乃至
Ｒｎ−１に保持されていたデータはレジスタレジスタＲ
２乃至Ｒｎにそれぞれシフトされ、レジスタＲｎに保持
されていたデータはレジスタＲ１ヘシフトされる。
の動作を説明する。シフト命令によりレジスタＲ１乃至
Ｒｎ−１に保持されていたデータはレジスタレジスタＲ
２乃至Ｒｎにそれぞれシフトされ、レジスタＲｎに保持
されていたデータはレジスタＲ１ヘシフトされる。
これに対して、マイクロ命令９から書き込み命令もシフ
ト命令も発せられないときは各レジスタＲ１乃至Ｒｎに
保持されていたデータはそのまま各レジスタＲ１乃至Ｒ
ｎに保持されたままになる。
ト命令も発せられないときは各レジスタＲ１乃至Ｒｎに
保持されていたデータはそのまま各レジスタＲ１乃至Ｒ
ｎに保持されたままになる。
更に、マイクロ命令９からレジスタＲｎからデータを読
みだす命令が発せられた場合にはレジスタＲｎに保持さ
れていたデータがバスドライバ２を介してデータバス１
０に出力される。
みだす命令が発せられた場合にはレジスタＲｎに保持さ
れていたデータがバスドライバ２を介してデータバス１
０に出力される。
第２図は本発明の上記一実施例の一部を示す回路図であ
り、その特徴部分は破線で囲まれている。
り、その特徴部分は破線で囲まれている。
本例は第１図に示されている例のｎを４にした遅延変数
格納用レジスタである。このレジスタはデータバス１１
を入力としている。また、その出力は乗算器２１に供給
され、乗算器２１に入力された被乗数はレジスタ１７に
格納される。乗算器２１の出力はレジスタ１９に格納さ
れ、加算器２２０入力となる。加算器２２のもう一方の
入力に供給されるデータはレジスタ１８に格納される。
格納用レジスタである。このレジスタはデータバス１１
を入力としている。また、その出力は乗算器２１に供給
され、乗算器２１に入力された被乗数はレジスタ１７に
格納される。乗算器２１の出力はレジスタ１９に格納さ
れ、加算器２２０入力となる。加算器２２のもう一方の
入力に供給されるデータはレジスタ１８に格納される。
加算器２２の出力はレジスタ２０に格納され、バスドラ
イバ２３を介してデータバス１１に出力される。
イバ２３を介してデータバス１１に出力される。
第２図に示されているディジタル信号処理回路の動作を
第３図を参照して説明する。第３図における遅延変数の
データ遅延３１乃至３４は第２図の破線で囲った遅延変
数格納用レジスタへの書き込み命令により実行できる。
第３図を参照して説明する。第３図における遅延変数の
データ遅延３１乃至３４は第２図の破線で囲った遅延変
数格納用レジスタへの書き込み命令により実行できる。
すなわち、新たな遅延変数がデータバス１１から入力し
、レジスタ１３に格納される。レジスタ１３．１４．１
５に格納されていた遅延変数はそれぞれレジスタ１４．
１５．１６にシフトされ、レジスタ１３．１４．１５．
１６の遅延変数は第３図におけるデータ遅延３１．３２
．３３．３４の出力データに相当する。第３図における
乗算３５．３６．３７．３８は第２図における遅延変数
格納用レジスタへのシフト命令とレジスタ１７への被乗
数の設定とを時分割で行うことにより乗算器２１にて実
行され、乗算結果がレジスタ１９に得られる。第３図に
おける加算３９．４０．４１は第２図における加算器２
２にて時分割で実行される。
、レジスタ１３に格納される。レジスタ１３．１４．１
５に格納されていた遅延変数はそれぞれレジスタ１４．
１５．１６にシフトされ、レジスタ１３．１４．１５．
１６の遅延変数は第３図におけるデータ遅延３１．３２
．３３．３４の出力データに相当する。第３図における
乗算３５．３６．３７．３８は第２図における遅延変数
格納用レジスタへのシフト命令とレジスタ１７への被乗
数の設定とを時分割で行うことにより乗算器２１にて実
行され、乗算結果がレジスタ１９に得られる。第３図に
おける加算３９．４０．４１は第２図における加算器２
２にて時分割で実行される。
［発明の効果コ
以上、説明してきたように、本発明に係るディジタル信
号処理回路は、ディジタルフィルタの変数を格納する専
用のレジスタを備え、ディジタルフィルタ処理の遅延変
数の格納、読みだし、データ遅延のためのデータのシフ
トを上記レジスタを用いて書き込み命令とシフト命令と
を時分割で実行するようにしたので、短い命令語長の効
率的なプログラムにより高速にディジタル処理を行うこ
とができる。
号処理回路は、ディジタルフィルタの変数を格納する専
用のレジスタを備え、ディジタルフィルタ処理の遅延変
数の格納、読みだし、データ遅延のためのデータのシフ
トを上記レジスタを用いて書き込み命令とシフト命令と
を時分割で実行するようにしたので、短い命令語長の効
率的なプログラムにより高速にディジタル処理を行うこ
とができる。
第１図は本発明の一実施例にかかるディジタル信号処理
回路を示す回路図、 第２図は本発明の一実施例にかかるディジタル信号処理
回路の一部を示す回路図 第３図はディジタルフィルタの一例を示すブロック図で
ある。 Ｒ１乃至Ｒｎ・・・・・・レジスタ、 ２乃至Ｓ・・・・・・・バスドライバ、１１・・・・・
・・・・・データバス、＝１０− １２・・・・や◆・・・・セレクタ、 １３乃至２０・・・・・・レジスタ、 ２１・・・・・・・・・・乗算器、 ２２・・・・・・・・・・加算器、 ２３・・・・・・・・・・バスドライバ。
回路を示す回路図、 第２図は本発明の一実施例にかかるディジタル信号処理
回路の一部を示す回路図 第３図はディジタルフィルタの一例を示すブロック図で
ある。 Ｒ１乃至Ｒｎ・・・・・・レジスタ、 ２乃至Ｓ・・・・・・・バスドライバ、１１・・・・・
・・・・・データバス、＝１０− １２・・・・や◆・・・・セレクタ、 １３乃至２０・・・・・・レジスタ、 ２１・・・・・・・・・・乗算器、 ２２・・・・・・・・・・加算器、 ２３・・・・・・・・・・バスドライバ。
Claims (1)
- 【特許請求の範囲】 ディジタルフィルタ処理の遅延変数を保持する複数のレ
ジスタ回路を含むディジタル信号処理回路において、 上記複数のレジスタ回路をカスケード接続して互いに隣
接するレジスタ回路の接続ノードの内の少なくとも１つ
を出力端子とし、 最後段のレジスタの出力を一方の入力に他方の入力に入
力データが印可されるとともに、出力が上記複数のレジ
スタの第１段レジスタの入力に供給されるセレクタを設
け、 書き込み命令供給時に上記複数のレジスタ回路は入力デ
ータを第１段レジスタに格納すると共に、各段レジスタ
は保持しているデータを次段レジスタに転送し、 シフト命令時に上記複数のレジスタ回路は各段レジスタ
に保持しているデータを次段レジスタに転送すると共に
、最後段のレジスタに保持されているデータを第１段レ
ジスタに転送することを特徴とするディジタル信号処理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28481386A JPS63136710A (ja) | 1986-11-27 | 1986-11-27 | デイジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28481386A JPS63136710A (ja) | 1986-11-27 | 1986-11-27 | デイジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63136710A true JPS63136710A (ja) | 1988-06-08 |
Family
ID=17683342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28481386A Pending JPS63136710A (ja) | 1986-11-27 | 1986-11-27 | デイジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136710A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002306908A (ja) * | 2001-04-11 | 2002-10-22 | Tokyo Roki Co Ltd | フィルタ装置 |
| JP2006205161A (ja) * | 2005-01-28 | 2006-08-10 | Mann & Hummel Gmbh | オイルフィルタユニット |
| US10753241B2 (en) | 2013-01-31 | 2020-08-25 | Filtran Llc | Filter with dual pleat pack |
| US11826682B2 (en) | 2021-08-24 | 2023-11-28 | Filtran Llc | Flow control elements and fluid apparatus including the same |
-
1986
- 1986-11-27 JP JP28481386A patent/JPS63136710A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002306908A (ja) * | 2001-04-11 | 2002-10-22 | Tokyo Roki Co Ltd | フィルタ装置 |
| JP2006205161A (ja) * | 2005-01-28 | 2006-08-10 | Mann & Hummel Gmbh | オイルフィルタユニット |
| US10753241B2 (en) | 2013-01-31 | 2020-08-25 | Filtran Llc | Filter with dual pleat pack |
| US11826682B2 (en) | 2021-08-24 | 2023-11-28 | Filtran Llc | Flow control elements and fluid apparatus including the same |
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