JPH0646399B2 - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
- Publication number
- JPH0646399B2 JPH0646399B2 JP26699987A JP26699987A JPH0646399B2 JP H0646399 B2 JPH0646399 B2 JP H0646399B2 JP 26699987 A JP26699987 A JP 26699987A JP 26699987 A JP26699987 A JP 26699987A JP H0646399 B2 JPH0646399 B2 JP H0646399B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- digital signal
- port
- address
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Static Random-Access Memory (AREA)
- Complex Calculations (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はディジタル信号処理回路に関し、特にトランス
バーサルフィルタなどシフト処理と演算処理とを行う回
路に関する。
バーサルフィルタなどシフト処理と演算処理とを行う回
路に関する。
従来技術 従来、ディジタル信号処理回路においては、第３図に示
すように、入出力データポーートＷ／Ｒと書込みアドレ
スおよび読出しアドレスの指定のためのポートＷ／ＲＡ
とが夫々物理的に同一であるようなランダムアクセスメ
モリ（以下ＲＡＭとする）６が使用されていた。このＲ
ＡＭ６への書込みアドレスと読出しアドレスがアドレス
バス106を介して指定され、ＲＡＭ６の入出力データポ
ートＷ／Ｒはデータバス105に接続され、また演算部２
へのデータの入出力も同じデータバス105を介して行行
うような構成となっていた。
すように、入出力データポーートＷ／Ｒと書込みアドレ
スおよび読出しアドレスの指定のためのポートＷ／ＲＡ
とが夫々物理的に同一であるようなランダムアクセスメ
モリ（以下ＲＡＭとする）６が使用されていた。このＲ
ＡＭ６への書込みアドレスと読出しアドレスがアドレス
バス106を介して指定され、ＲＡＭ６の入出力データポ
ートＷ／Ｒはデータバス105に接続され、また演算部２
へのデータの入出力も同じデータバス105を介して行行
うような構成となっていた。
このような従来のディジタル信号処理回路では、第２図
に示すような、ディジタル信号処理でしばしば用いら
れ、かつシフト処理と演算処理とを行うトランスバーサ
ルフィルタなどに適用された場合（このトランスバーサ
ルフィルタのシフト処理が第３図のＲＡＭ６で行われ、
演算処理が演算部２で行なわれるような場合）には、ト
ランスバーサルフィルタのシフトレジスタ４-nからデー
タを呼び出して演算を行う演算処理と、このデータをシ
フトレジスタ４-nの次のシフトレジスタ４-(n-1)に移動
させるシフト処理とを別々に処理することとなり、演算
処理におけるステップ数の増加や処理時間の増大を招く
という欠点がある。
に示すような、ディジタル信号処理でしばしば用いら
れ、かつシフト処理と演算処理とを行うトランスバーサ
ルフィルタなどに適用された場合（このトランスバーサ
ルフィルタのシフト処理が第３図のＲＡＭ６で行われ、
演算処理が演算部２で行なわれるような場合）には、ト
ランスバーサルフィルタのシフトレジスタ４-nからデー
タを呼び出して演算を行う演算処理と、このデータをシ
フトレジスタ４-nの次のシフトレジスタ４-(n-1)に移動
させるシフト処理とを別々に処理することとなり、演算
処理におけるステップ数の増加や処理時間の増大を招く
という欠点がある。
発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、演算処理におけるステップ数を減少さ
せ、処理時間を短縮することができるディジタル信号処
理回路の提供を目的とする。
されたもので、演算処理におけるステップ数を減少さ
せ、処理時間を短縮することができるディジタル信号処
理回路の提供を目的とする。
発明の構成 本発明によるディジタル信号処理回路は、シフト処理と
演算処理とを行うディジタル信号処理回路であって、デ
ータ入力ポートとデータ出力ポートとを有し、かつ書込
みアドレスと読出しアドレスとを並列に設定することが
可能なランダムアクセスメモリを設け、前記ランダムア
クセスメモリに前記読出しアドレスを設定することによ
り前記データ出力ポートから出力されたデータを演算処
理部に供給して前記演算処理を行うとともに、それと同
時に前記ランダムアクセスメモリに前記書込みアドレス
を設定することにより前記データを前記データ入力ポー
トから入力して前記シフト処理を行うようにしたことを
特徴とする。
演算処理とを行うディジタル信号処理回路であって、デ
ータ入力ポートとデータ出力ポートとを有し、かつ書込
みアドレスと読出しアドレスとを並列に設定することが
可能なランダムアクセスメモリを設け、前記ランダムア
クセスメモリに前記読出しアドレスを設定することによ
り前記データ出力ポートから出力されたデータを演算処
理部に供給して前記演算処理を行うとともに、それと同
時に前記ランダムアクセスメモリに前記書込みアドレス
を設定することにより前記データを前記データ入力ポー
トから入力して前記シフト処理を行うようにしたことを
特徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例によるディジタル信
号処理回路は、デュアルポートＲＡＭ１と、演算部２
と、セレクタ３とにより構成されている。
る。図において、本発明の一実施例によるディジタル信
号処理回路は、デュアルポートＲＡＭ１と、演算部２
と、セレクタ３とにより構成されている。
デュアルポートＲＡＭ１のデータ入力ポートＷには、セ
レクタ３からの書込みデータが入力され、書込みアドレ
スポートＷＡから入力される書込みアドレス102で指定
されるアドレスに書込まれる。
レクタ３からの書込みデータが入力され、書込みアドレ
スポートＷＡから入力される書込みアドレス102で指定
されるアドレスに書込まれる。
また、デュアルポートＲＡＭ１のデータ出力ポートＲか
らは読出しアドレスポートＲＡから入力される読出しア
ドレス103で指定されるアドレスから読出されたデータ
がデータバス104上に出力される。このデータ出力ポー
トＲから出力されたデータは演算部２とセレクタ３とに
入力される。
らは読出しアドレスポートＲＡから入力される読出しア
ドレス103で指定されるアドレスから読出されたデータ
がデータバス104上に出力される。このデータ出力ポー
トＲから出力されたデータは演算部２とセレクタ３とに
入力される。
演算部２ではデュアルポートＲＡＭ１からのデータに対
して演算処理が行われる。また、セレクタ３では外部入
力信号101とデータバス104を介して入力されるデュアル
ポートＲＡＭ１からのデータとのうち一方を選択してデ
ュアルポートＲＡＭ１に書込みデータとして出力する。
して演算処理が行われる。また、セレクタ３では外部入
力信号101とデータバス104を介して入力されるデュアル
ポートＲＡＭ１からのデータとのうち一方を選択してデ
ュアルポートＲＡＭ１に書込みデータとして出力する。
上述のように構成されたディジタル信号処理回路を、第
２図に示すようなトランスバーサルフィルタに適用する
場合について以下に説明する。
２図に示すようなトランスバーサルフィルタに適用する
場合について以下に説明する。
このトランスバーサルフィルタのシフトレジスタ４-i
（ｉ＝１，２，…，ｎ−１，ｎ）によるシフト処理は、
デュアルポートＲＡＭ１において行われる。ここで、シ
フトレジスタ４-i夫々に保持されたデータがデュアルポ
ートＲＡＭ１に格納されているとする。
（ｉ＝１，２，…，ｎ−１，ｎ）によるシフト処理は、
デュアルポートＲＡＭ１において行われる。ここで、シ
フトレジスタ４-i夫々に保持されたデータがデュアルポ
ートＲＡＭ１に格納されているとする。
まず、シフトレジスタ４-1に対応するアドレスがデュア
ルポートＲＡＭ１の読出しアドレスポートＲＡに入力さ
れ、そのアドレスからシフトレジスタ４-1のデータが読
出されて演算部２に入力される。演算部２ではそのデー
タの演算を行い、演算部２の図示せぬ内部メモリに格納
する。
ルポートＲＡＭ１の読出しアドレスポートＲＡに入力さ
れ、そのアドレスからシフトレジスタ４-1のデータが読
出されて演算部２に入力される。演算部２ではそのデー
タの演算を行い、演算部２の図示せぬ内部メモリに格納
する。
シフトレジスタ４-1の次のシフトレジスタ４-2のデータ
のシフト処理と演算処理とを行う場合には、デュアルポ
ートＲＡＭ１の読出しアドレスポートＲＡにシフトレジ
スタ４-2に対応するアドレスを入力し、書込みアドレス
ポートＷＡにシフトレジスタ４-1に対応するアドレスを
入力するとともに、セレクタ３ががデュアルポートＲＡ
Ｍ１から出力されるデータを選択するようにする。
のシフト処理と演算処理とを行う場合には、デュアルポ
ートＲＡＭ１の読出しアドレスポートＲＡにシフトレジ
スタ４-2に対応するアドレスを入力し、書込みアドレス
ポートＷＡにシフトレジスタ４-1に対応するアドレスを
入力するとともに、セレクタ３ががデュアルポートＲＡ
Ｍ１から出力されるデータを選択するようにする。
すなわち、デュアルポートＲＡＭ１においてシフトレジ
スタ４-1のデータが格納されていたアドレスにシフトレ
ジスタ４-2のデータが格納され、演算部２ではシフトレ
ジスタ４-2のデータの演算が行われ、その演算結果が内
部メモリに格納される。
スタ４-1のデータが格納されていたアドレスにシフトレ
ジスタ４-2のデータが格納され、演算部２ではシフトレ
ジスタ４-2のデータの演算が行われ、その演算結果が内
部メモリに格納される。
上述の処理を繰返すことにより、シフトレジスタ４-nの
データまでのシフト処理と演算処理とが同時に並列的に
行われていく。
データまでのシフト処理と演算処理とが同時に並列的に
行われていく。
このように、デュアルポートＲＡＭ１の読出しアドレス
ポートＲＡに読出しアドレスを入力することにより読出
されたデータを演算部２に供給してそのデータの演算処
理を行うとともに、それと同時にそのデータをデータ入
力ポートＷから入力して書込みアドレスポートＷＡから
入力されたアドレスに書込むことによりシフト処理を行
うようにすることによって、演算部２の演算ステップ数
を減少させ、処理時間を短縮することができる。また、
これにより処理量を大巾に改善することが可能となる。
ポートＲＡに読出しアドレスを入力することにより読出
されたデータを演算部２に供給してそのデータの演算処
理を行うとともに、それと同時にそのデータをデータ入
力ポートＷから入力して書込みアドレスポートＷＡから
入力されたアドレスに書込むことによりシフト処理を行
うようにすることによって、演算部２の演算ステップ数
を減少させ、処理時間を短縮することができる。また、
これにより処理量を大巾に改善することが可能となる。
発明の効果 以上説明したように本発明によれば、データ入力ポート
とデータ出力ポートとを有し、かつ書込みアドレスと読
出しアドレスとが並列に設定可能なＲＡＭを用いて、設
定された読出しアドレスからのデータの演算処理とシフ
ト処理とを同時に行うようにすることにより、演算処理
におけるステップ数を減少させ、処理時間を短縮するこ
とができるという効果がある。
とデータ出力ポートとを有し、かつ書込みアドレスと読
出しアドレスとが並列に設定可能なＲＡＭを用いて、設
定された読出しアドレスからのデータの演算処理とシフ
ト処理とを同時に行うようにすることにより、演算処理
におけるステップ数を減少させ、処理時間を短縮するこ
とができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例が適用されるトランスバーサル
フィルタを示すブロック図、第３図は従来例の構成を示
すブロック図である。 主要部分の符号の説明 １……デュアルポートＲＡＭ ２……演算部 ３……セレクタ
２図は本発明の一実施例が適用されるトランスバーサル
フィルタを示すブロック図、第３図は従来例の構成を示
すブロック図である。 主要部分の符号の説明 １……デュアルポートＲＡＭ ２……演算部 ３……セレクタ
Claims (1)
- 【請求項１】シフト処理と演算処理とを行うディジタル
信号処理回路であって、データ入力ポートとデータ出力
ポートとを有し、かつ書込みアドレスと読出しアドレス
とを並列に設定することが可能なランダムアクセスメモ
リを設け、前記ランダムアクセスメモリに前記読出しア
ドレスを設定することにより前記データ出力ポートから
出力されたデータを演算処理部に供給して前記演算処理
を行うとともに、それと同時に前記ランダムアクセスメ
モリに前記書込みアドレスを設定することにより前記デ
ータを前記データ入力ポートから入力して前記シフト処
理を行うようにしたことを特徴とするディジタル信号処
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26699987A JPH0646399B2 (ja) | 1987-10-22 | 1987-10-22 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26699987A JPH0646399B2 (ja) | 1987-10-22 | 1987-10-22 | ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109474A JPH01109474A (ja) | 1989-04-26 |
| JPH0646399B2 true JPH0646399B2 (ja) | 1994-06-15 |
Family
ID=17438654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26699987A Expired - Lifetime JPH0646399B2 (ja) | 1987-10-22 | 1987-10-22 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646399B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
-
1987
- 1987-10-22 JP JP26699987A patent/JPH0646399B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01109474A (ja) | 1989-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5949920A (en) | Reconfigurable convolver circuit | |
| JPH0646399B2 (ja) | ディジタル信号処理回路 | |
| JPH05143633A (ja) | イソジオメトリツク形高速フーリエ変換実現方式 | |
| JPS6260755B2 (ja) | ||
| JPS63136710A (ja) | デイジタル信号処理回路 | |
| JPS6382530A (ja) | 半導体記憶装置 | |
| US5887137A (en) | Data processing apparatus having a sorting unit to provide sorted data to a processor | |
| JPS6132758B2 (ja) | ||
| JP2940060B2 (ja) | 半導体メモリ装置 | |
| JP2884620B2 (ja) | ディジタル画像処理装置 | |
| JP2606824Y2 (ja) | マルチポートメモリ装置 | |
| JPH01233515A (ja) | 情報処理装置 | |
| JPH06301641A (ja) | 電子計算機 | |
| JPS59174974A (ja) | オ−バ−フロ−処理方法 | |
| JPH0721760B2 (ja) | ディジタル演算回路 | |
| JPH0512114A (ja) | キヤツシユメモリ | |
| JPH0547867B2 (ja) | ||
| JPS59136830A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPS60256232A (ja) | デイジタル音声デ−タ補正装置 | |
| JPH03189868A (ja) | データ処理プロセツサ | |
| JPS63208956A (ja) | 画像処理装置 | |
| JPS63163560A (ja) | 情報処理装置 | |
| JPH11328010A (ja) | ディジタルシグナルプロセッサ | |
| JPH04333940A (ja) | データ書き込み方式 | |
| JPH01268227A (ja) | 誤り訂正装置 |