JPS63163560A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63163560A JPS63163560A JP31033586A JP31033586A JPS63163560A JP S63163560 A JPS63163560 A JP S63163560A JP 31033586 A JP31033586 A JP 31033586A JP 31033586 A JP31033586 A JP 31033586A JP S63163560 A JPS63163560 A JP S63163560A
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- Japan
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- Pending
Links
- 230000015654 memory Effects 0.000 claims description 13
- 230000010365 information processing Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリシステムを有する情報処理装置に関し
、特に複数のデータブロックが／く−スト転送される情
報処理装置に関する。
、特に複数のデータブロックが／く−スト転送される情
報処理装置に関する。
〔′４を来の技術〕
従来、この種の情報処理装置は、メモリ丘のデータをブ
ロック転送する場合、連続するアドレスをもつデータブ
ロックについてはＤＭＡコントローラによりバースト転
送が実現されている。この従来の技術では、複数のデー
タブロックを転送する場合には、一つのデータブロック
の転送終了後ＣＰＵに制御を返し再度ＤＭＡコントロー
ラを起動する必要がある。
ロック転送する場合、連続するアドレスをもつデータブ
ロックについてはＤＭＡコントローラによりバースト転
送が実現されている。この従来の技術では、複数のデー
タブロックを転送する場合には、一つのデータブロック
の転送終了後ＣＰＵに制御を返し再度ＤＭＡコントロー
ラを起動する必要がある。
したがって、上述した従来の情報処理装置は、メモリ空
間りの複数のデータブロックを別のメモリ空間に転送し
ようとする場合、各ブロックの転送終了ごとにＣＰＵに
制御を移す必要があり、このため、データの転送スピー
ドが低下し、また、ＣＰＵが処理効率の上で著しい性能
低下を来たす欠点がある。
間りの複数のデータブロックを別のメモリ空間に転送し
ようとする場合、各ブロックの転送終了ごとにＣＰＵに
制御を移す必要があり、このため、データの転送スピー
ドが低下し、また、ＣＰＵが処理効率の上で著しい性能
低下を来たす欠点がある。
本発明の情報処理装置は、複数のデータブロッりの、読
出しスタートアドレスと転送ワード数と占込みスタート
アドレスと転送順序とからなる転送フォーマットを定義
するパラメータを格納する転送フォーマットレジスタと
、この転送フォーマットレジスタに格納されているパラ
メータに応じて複数のデータブロックを連続して転送す
る手段を有する。
出しスタートアドレスと転送ワード数と占込みスタート
アドレスと転送順序とからなる転送フォーマットを定義
するパラメータを格納する転送フォーマットレジスタと
、この転送フォーマットレジスタに格納されているパラ
メータに応じて複数のデータブロックを連続して転送す
る手段を有する。
したがって、ＣＰＵを介することなく複数のデータブロ
ックの転送制御を実行することができ、データブロック
の転送速度が向上し、ＣＰＵの処理効率が向上する。
ックの転送制御を実行することができ、データブロック
の転送速度が向上し、ＣＰＵの処理効率が向上する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の情報処理装置の一実施例を示すブロッ
ク図、第２図は本実施例によりデータブロックがＤＭＡ
ブロック転送される例を示す図である。
ク図、第２図は本実施例によりデータブロックがＤＭＡ
ブロック転送される例を示す図である。
転送フォーマットレジスタ２には、転送しょうとする各
データブロック７＋ 、７２ ．７３ ．７ａの、読
出しスタートアドレスと転送ワード数と書込みスタート
アドレスと転送順序とからなる転送フォーマットを定義
するパラメータ２．．２．。
データブロック７＋ 、７２ ．７３ ．７ａの、読
出しスタートアドレスと転送ワード数と書込みスタート
アドレスと転送順序とからなる転送フォーマットを定義
するパラメータ２．．２．。
２３＋２４が入力バッファ１を介して格納される。デー
タブロックの転送順序が７．．７．。
タブロックの転送順序が７．．７．。
７３．７４の順序であるとする。
転送フォーマットレジスタ２に格納されているパラメー
タ２＋ 、２２ ．２３ ．２４に応じて複数のデー
タブロック７１．７□、７３．７４を連続してメモリ７
からメモリ８へ転送する手段は、入力バッファエとアド
レスカウンタ３とタイミングコントロール信号発生部４
とアドレスバッファ５とコントロール信号バッファ６を
有する。
タ２＋ 、２２ ．２３ ．２４に応じて複数のデー
タブロック７１．７□、７３．７４を連続してメモリ７
からメモリ８へ転送する手段は、入力バッファエとアド
レスカウンタ３とタイミングコントロール信号発生部４
とアドレスバッファ５とコントロール信号バッファ６を
有する。
ここで、ＤＭＡ転送命令がＣＰＵ（不図示）により受け
つけられると、アドレスカウンタ３．タイミングコント
ロール信号発生部４は、転送フォーマットレジスタ２よ
りデータブロック７Ｉのパラメータ２１を読み出しアド
レスカウンタ３にセットとし、スタートアドレスよりＤ
ＭＡ転送を起動する。アドレスカウンタ３は、データブ
ロック７！に対する転送ワード数をカウンタするとデー
タブロック７１の転送の終了を検出し、タイミングコン
トロール信号発生部４を介してデータブロック７２のパ
ラメータ２２にカラントラセットしなおし、データブロ
ック７２の転送を起動する。同様にして、転送フォーマ
ットレジスタ２に格納されたデータブロックの個々のパ
ラメータに応じて複数個のブロック転送を連続して実行
する。アドレスカウンタ３およびタイミングコントロー
ル信号発生部４より出力されるメモリアクセス信号は、
アドレスバッファ５およびコントロール信号バッファ６
を介して転送前、後のメモリ７．８をアクセスする。
つけられると、アドレスカウンタ３．タイミングコント
ロール信号発生部４は、転送フォーマットレジスタ２よ
りデータブロック７Ｉのパラメータ２１を読み出しアド
レスカウンタ３にセットとし、スタートアドレスよりＤ
ＭＡ転送を起動する。アドレスカウンタ３は、データブ
ロック７！に対する転送ワード数をカウンタするとデー
タブロック７１の転送の終了を検出し、タイミングコン
トロール信号発生部４を介してデータブロック７２のパ
ラメータ２２にカラントラセットしなおし、データブロ
ック７２の転送を起動する。同様にして、転送フォーマ
ットレジスタ２に格納されたデータブロックの個々のパ
ラメータに応じて複数個のブロック転送を連続して実行
する。アドレスカウンタ３およびタイミングコントロー
ル信号発生部４より出力されるメモリアクセス信号は、
アドレスバッファ５およびコントロール信号バッファ６
を介して転送前、後のメモリ７．８をアクセスする。
転送前のメモリ７に格納されているデータブロック７１
．７２ ＋７３ ＋７４を転送後のメモリ８に転送す
る場合、アドレスカウンタ３は、各データブロック７＋
、７２．７３．７ａ毎にパラ ４メータ２’ 、
２２．２３ ＊ ２ａを読出し独立にブロック転送を実
行し、しかもＣＰＵに制御を返すことなく、４個の独立
したデータブロック７１ 。
．７２ ＋７３ ＋７４を転送後のメモリ８に転送す
る場合、アドレスカウンタ３は、各データブロック７＋
、７２．７３．７ａ毎にパラ ４メータ２’ 、
２２．２３ ＊ ２ａを読出し独立にブロック転送を実
行し、しかもＣＰＵに制御を返すことなく、４個の独立
したデータブロック７１ 。
７□ 、７３．７４を連続的に転送する。転送後のデー
タブロックが８ｒ 、ａ２ 、ａ３ 、ａａである。
タブロックが８ｒ 、ａ２ 、ａ３ 、ａａである。
さらに、個々のデータブロックのパラメータを変更する
と、他のデータブロックと独立に特定のブロックのみの
移動、書換え等が実現できる。
と、他のデータブロックと独立に特定のブロックのみの
移動、書換え等が実現できる。
以上説明したように本発明は、複数のデータブロックの
転送フォーマットを定義するパラメータを格納する転送
フォーマットレジスタと、このパラメータに応じて複数
のデータブロックを連続して転送する手段を有すること
により、ＣＰＵを介すことなく複数のデータブロックの
転送制御を実行することができ、データブロックの転送
速度が向上し、ＣＰＵの処理効率が向上する効果がある
。
転送フォーマットを定義するパラメータを格納する転送
フォーマットレジスタと、このパラメータに応じて複数
のデータブロックを連続して転送する手段を有すること
により、ＣＰＵを介すことなく複数のデータブロックの
転送制御を実行することができ、データブロックの転送
速度が向上し、ＣＰＵの処理効率が向上する効果がある
。
第１図は本発明の情報処理装置の一実施例を示すブロッ
ク図、第２図は本実施例によりデータブロックがＤＭＡ
プロ・ツク転送される例を示す図である。 １・・・・・・入力ハッファ、 ２・・・・・・転送フォーマットレジスタ、２＋ 、
２２ ．２３．２ａ・・・・・・データブロック７Ｉ
・７２ ・７３．７４のノくラメータ、３・・・・・・
アドレスカウンタ。 ４・・・・・・タイミングコントロール信号発生部。 ５・・・・・・アドレスバッファ、 ６・・・・・・コントロール信号バッファ、７・・・・
・・転送前のメモリ、 ７１ ．７２ ＋ ７３ ．７４・・・・・・転送前
のデータブロック、 ８・・・・・・転送後のメモリ、 ８、．８２．８．．８４・・・・・・転送後のデータブ
ロック。
ク図、第２図は本実施例によりデータブロックがＤＭＡ
プロ・ツク転送される例を示す図である。 １・・・・・・入力ハッファ、 ２・・・・・・転送フォーマットレジスタ、２＋ 、
２２ ．２３．２ａ・・・・・・データブロック７Ｉ
・７２ ・７３．７４のノくラメータ、３・・・・・・
アドレスカウンタ。 ４・・・・・・タイミングコントロール信号発生部。 ５・・・・・・アドレスバッファ、 ６・・・・・・コントロール信号バッファ、７・・・・
・・転送前のメモリ、 ７１ ．７２ ＋ ７３ ．７４・・・・・・転送前
のデータブロック、 ８・・・・・・転送後のメモリ、 ８、．８２．８．．８４・・・・・・転送後のデータブ
ロック。
Claims (1)
- 【特許請求の範囲】 メモリに格納されたデータブロックを別のメモリにＤＭ
Ａブロック転送する情報処理装置において、 複数のデータブロックの、読出しスタートアドレスと転
送ワード数と書込みスタートアドレスと転送順序とから
なる転送フォーマットを定義するパラメータを格納する
転送フォーマットレジスタと、 該転送フォーマットレジスタに格納されているパラメー
タに応じて複数のデータブロックを連続して転送する手
段を有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31033586A JPS63163560A (ja) | 1986-12-25 | 1986-12-25 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31033586A JPS63163560A (ja) | 1986-12-25 | 1986-12-25 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163560A true JPS63163560A (ja) | 1988-07-07 |
Family
ID=18003996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31033586A Pending JPS63163560A (ja) | 1986-12-25 | 1986-12-25 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63163560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137050A (ja) * | 1988-11-18 | 1990-05-25 | Canon Inc | データ転送制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5862725A (ja) * | 1981-10-09 | 1983-04-14 | Toshiba Corp | デ−タ転送制御装置 |
| JPS59136833A (ja) * | 1983-01-27 | 1984-08-06 | Mitsubishi Electric Corp | デ−タ転送制御装置 |
-
1986
- 1986-12-25 JP JP31033586A patent/JPS63163560A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5862725A (ja) * | 1981-10-09 | 1983-04-14 | Toshiba Corp | デ−タ転送制御装置 |
| JPS59136833A (ja) * | 1983-01-27 | 1984-08-06 | Mitsubishi Electric Corp | デ−タ転送制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137050A (ja) * | 1988-11-18 | 1990-05-25 | Canon Inc | データ転送制御装置 |
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