JPH02137050A - データ転送制御装置 - Google Patents
データ転送制御装置Info
- Publication number
- JPH02137050A JPH02137050A JP63290166A JP29016688A JPH02137050A JP H02137050 A JPH02137050 A JP H02137050A JP 63290166 A JP63290166 A JP 63290166A JP 29016688 A JP29016688 A JP 29016688A JP H02137050 A JPH02137050 A JP H02137050A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer
- memory
- bus
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 146
- 238000010586 diagram Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003086 colorant Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
Landscapes
- Communication Control (AREA)
- Image Input (AREA)
- Image Processing (AREA)
- Bus Control (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は共通のバスに接続された複数のメモリ間で、デ
ータの転送制御を実行するデータ転送制御回路に関する
ものである。
ータの転送制御を実行するデータ転送制御回路に関する
ものである。
[従来の技術]
複数の独立したフレームメモリに各画像データを格納し
、それら画像データを重ね合せて他のフレームメモリな
どに転送できる画像処理装置がある。これらの装置では
、それらの制御を実行するCPU等により、フレームメ
モリのそれぞれの画像データを順次に読出し、転送した
い特定のメモリへの画像データの転送して重畳する作業
を繰返し行うように構成されている。この際、画像デー
タを重畳する重ね合せ順序に合わせて、一番優先順位の
低い画像データから順に転送先のメモリに転送していき
、希望する重ね合せ順を得ていた。
、それら画像データを重ね合せて他のフレームメモリな
どに転送できる画像処理装置がある。これらの装置では
、それらの制御を実行するCPU等により、フレームメ
モリのそれぞれの画像データを順次に読出し、転送した
い特定のメモリへの画像データの転送して重畳する作業
を繰返し行うように構成されている。この際、画像デー
タを重畳する重ね合せ順序に合わせて、一番優先順位の
低い画像データから順に転送先のメモリに転送していき
、希望する重ね合せ順を得ていた。
また、他の画像データの合成方法として、別々のメモリ
に格納されている画像データを同時に読み出し、専用の
ハードウェア回路で同時に合成画像を生成し、転送先の
メモリへ書き込むように構成されていた。
に格納されている画像データを同時に読み出し、専用の
ハードウェア回路で同時に合成画像を生成し、転送先の
メモリへ書き込むように構成されていた。
[発明が解決しようとする課題]
しかしながら、前述した従来例の前者では、CPUの処
理に頼るために、その処理速度が非常に遅く、しかも重
畳する画像の面数に比例して処理時間が長くなるために
、高速性が要求されるインタラクティブな処理には適し
ていなかった。また、多くの画像データを重畳する場合
にも適していなかった。
理に頼るために、その処理速度が非常に遅く、しかも重
畳する画像の面数に比例して処理時間が長くなるために
、高速性が要求されるインタラクティブな処理には適し
ていなかった。また、多くの画像データを重畳する場合
にも適していなかった。
さらに後者の場合は、複数のメモリから同時に画像デー
タを読み出し、専用ハードウェアにより画像データの合
成や重畳などの処理するため、処理速度がはやく、短い
時間で合成された重畳画像データを得ることができる。
タを読み出し、専用ハードウェアにより画像データの合
成や重畳などの処理するため、処理速度がはやく、短い
時間で合成された重畳画像データを得ることができる。
しかしながら、複数のフレームメモリなどより同時に画
像データを読み出すためには、メモリの数に合わせたコ
ネクタが必要となる。このため、画像データの合成を行
うハードウェア基板上には非常に多くのコネクタが並ん
でしまい、実装上の問題が生じる。しかも画像データが
カラー画像の多値データである場合には、例えばR,G
、83色とし、各々が8ビツトのデータ量を有している
とすると、1画素のデータ量は24ビツトとなってしま
い、これらデータを転送するためのコネクタもビン数の
多い大きなものとなってしまう。このために画像データ
の重畳合成は、せいぜい2フレームメモリあるいは3フ
レ一ムメモリ程度の画像合成に限られてしまっていた。
像データを読み出すためには、メモリの数に合わせたコ
ネクタが必要となる。このため、画像データの合成を行
うハードウェア基板上には非常に多くのコネクタが並ん
でしまい、実装上の問題が生じる。しかも画像データが
カラー画像の多値データである場合には、例えばR,G
、83色とし、各々が8ビツトのデータ量を有している
とすると、1画素のデータ量は24ビツトとなってしま
い、これらデータを転送するためのコネクタもビン数の
多い大きなものとなってしまう。このために画像データ
の重畳合成は、せいぜい2フレームメモリあるいは3フ
レ一ムメモリ程度の画像合成に限られてしまっていた。
本発明は上記従来例に鑑みてなされたもので、データ転
送の専用バスを設け、さらにそれらデータの転送や重ね
合せ順位などを制御する転送制御部を設けることにより
、高速にデータの転送や合成などができるデータ転送制
御回路を提供することを目的とする。
送の専用バスを設け、さらにそれらデータの転送や重ね
合せ順位などを制御する転送制御部を設けることにより
、高速にデータの転送や合成などができるデータ転送制
御回路を提供することを目的とする。
[課題を解決するための手段]
上記目的を達成するために本発明のデータ転送制御回路
は以下の様な構成からなる。即ち、共通のデータ転送バ
スに接続された複数のメモリ間でデータの転送を制御す
るデータ転送制御回路であって、データの転送が実行さ
れる各メモリ特定する特定情報及び各メモリの重畳する
優先順位を記憶する記憶手段と、該記憶手段に記憶され
ている優先順位をもとに最優先のメモリを順次選択する
選択手段と、該選択手段により選択されたメモリよりデ
ータを読出し、前記データ転送バスを介して他のメモリ
に前記データを転送する転送手段とを備える。
は以下の様な構成からなる。即ち、共通のデータ転送バ
スに接続された複数のメモリ間でデータの転送を制御す
るデータ転送制御回路であって、データの転送が実行さ
れる各メモリ特定する特定情報及び各メモリの重畳する
優先順位を記憶する記憶手段と、該記憶手段に記憶され
ている優先順位をもとに最優先のメモリを順次選択する
選択手段と、該選択手段により選択されたメモリよりデ
ータを読出し、前記データ転送バスを介して他のメモリ
に前記データを転送する転送手段とを備える。
[作用]
以上の構成において、データの転送が実行される各メモ
リ特定する特定情報及び各メモリの重畳する優先順位を
記憶し、その記憶されている優先順位をもとに最優先の
メモリを順次選択する。こうして選択されたメモリより
データを読出し、データ転送バスを介して他のメモリに
データを転送するように動作する。
リ特定する特定情報及び各メモリの重畳する優先順位を
記憶し、その記憶されている優先順位をもとに最優先の
メモリを順次選択する。こうして選択されたメモリより
データを読出し、データ転送バスを介して他のメモリに
データを転送するように動作する。
[実施例]
以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。
に説明する。
[画像処理システムの説明 (第1図)〕第1図は本発
明の実施例を示す画像処理システムの各メモリのバス接
続を示すブロック図である。
明の実施例を示す画像処理システムの各メモリのバス接
続を示すブロック図である。
図において、2−1から2−nはそれぞれ画像データを
格納するフレームメモリであり、メモリ2−nの出力が
D/Aコンバータ3を介してCRTモニタ4に表示され
る。これらフレームメモリ2−1〜2−nはそれぞれC
PUバス5と転送バス6に接続されており、各メモリ間
でのデータ転送は転送バス6を介して行われる。lは転
送コントローラで、転送バス6を介してフレームメモリ
2−1〜2−n間で画像データの転送を行う時、同期信
号5YNCを出力したり、各フレームメモリの入出力制
御を行っている。
格納するフレームメモリであり、メモリ2−nの出力が
D/Aコンバータ3を介してCRTモニタ4に表示され
る。これらフレームメモリ2−1〜2−nはそれぞれC
PUバス5と転送バス6に接続されており、各メモリ間
でのデータ転送は転送バス6を介して行われる。lは転
送コントローラで、転送バス6を介してフレームメモリ
2−1〜2−n間で画像データの転送を行う時、同期信
号5YNCを出力したり、各フレームメモリの入出力制
御を行っている。
以上の構成において、フレームメモリ2−1〜2−nの
内、いくつかのメモリには画像データが格納されている
ものとする。また、フレームメモリ2−1〜2−nは、
転送コントローラ1より出力される同期信号に同期して
同時に読出すことができ、またn個のフレームメモリの
内1つだけが出力許可信号を入力し、所望の転送先であ
るフレームメモリへデータを転送することができる。
内、いくつかのメモリには画像データが格納されている
ものとする。また、フレームメモリ2−1〜2−nは、
転送コントローラ1より出力される同期信号に同期して
同時に読出すことができ、またn個のフレームメモリの
内1つだけが出力許可信号を入力し、所望の転送先であ
るフレームメモリへデータを転送することができる。
この場合、n個のフレームメモリの内の1つだけが、転
送コントローラ1により1画素毎に出力許可を受けるの
で、1つの転送バス6で全てのフレームメモリ(2−1
〜2−n)が共有して使用できる。さらにこのとき、転
送コントローラ1は、1画素毎にフレームメモリ(2−
1〜2−n)の異なるフレームメモリから画像出力を行
うようにも出力許可信号を出力できるので、フレームメ
モリ2−1〜2−nまでのn面の画像データを重畳・合
成し、その結果を所望の転送先であるフレームメモリ上
に得ることができる。
送コントローラ1により1画素毎に出力許可を受けるの
で、1つの転送バス6で全てのフレームメモリ(2−1
〜2−n)が共有して使用できる。さらにこのとき、転
送コントローラ1は、1画素毎にフレームメモリ(2−
1〜2−n)の異なるフレームメモリから画像出力を行
うようにも出力許可信号を出力できるので、フレームメ
モリ2−1〜2−nまでのn面の画像データを重畳・合
成し、その結果を所望の転送先であるフレームメモリ上
に得ることができる。
フレームメモリ2−1〜2−nに記憶されている各画像
データは、それぞれ複数ビットの画像データと、そのマ
スク情報とから成る。このマスク情報は画像データと対
になっていて、その画像データを表示するか、重畳・合
成するか、またはしないかなどを示す制御ビットである
。そして、このマスク情報は各画素データ毎に設けられ
ており、このマスク情報をオン・オフすることにより、
画像データを重畳する際に、各フレームメモリの画像デ
ータを、例えば円形や多角形あるいは任意の形状等に切
り抜いたり、合成したりすることができる。
データは、それぞれ複数ビットの画像データと、そのマ
スク情報とから成る。このマスク情報は画像データと対
になっていて、その画像データを表示するか、重畳・合
成するか、またはしないかなどを示す制御ビットである
。そして、このマスク情報は各画素データ毎に設けられ
ており、このマスク情報をオン・オフすることにより、
画像データを重畳する際に、各フレームメモリの画像デ
ータを、例えば円形や多角形あるいは任意の形状等に切
り抜いたり、合成したりすることができる。
以上ような前提をもとに転送コントローラ1について説
明する。
明する。
[転送コントローラの説明(第2図〜第4図)]第2図
は実施例の転送コントローラ1の概略構成を示すブロッ
ク図である。
は実施例の転送コントローラ1の概略構成を示すブロッ
ク図である。
転送コントローラ1は、フレームメモリ2−1から2−
nの内、どのフレームメモリの出力を許可するかの制御
信号を画素毎に出力する機能を有している。そして、レ
ジスタ11のコントロールレジスタ1〜nには、フレー
ムメモリ2−1から2−nまでのメモリ番号1〜nがセ
ットされ、複数画像の重ね合せの優先順位の順にコント
ロールレジスタ1より順にメモリ番号1〜nまでがセッ
トされる。なお、このレジスタ11には、メモリ番号1
〜nまでのすべてをセットしなくてもよく、重畳合成が
例えば3面のみの合成ではコントロールレジスタ1〜3
までに3つの任意のメモリ番号をセットし、残りのコン
トロールレジスタ4〜nには、1〜3にセットしたメモ
リ番号の内いずれかの番号を書き込むか、あるいは“0
”などをセットしてクリアすれば良い。
nの内、どのフレームメモリの出力を許可するかの制御
信号を画素毎に出力する機能を有している。そして、レ
ジスタ11のコントロールレジスタ1〜nには、フレー
ムメモリ2−1から2−nまでのメモリ番号1〜nがセ
ットされ、複数画像の重ね合せの優先順位の順にコント
ロールレジスタ1より順にメモリ番号1〜nまでがセッ
トされる。なお、このレジスタ11には、メモリ番号1
〜nまでのすべてをセットしなくてもよく、重畳合成が
例えば3面のみの合成ではコントロールレジスタ1〜3
までに3つの任意のメモリ番号をセットし、残りのコン
トロールレジスタ4〜nには、1〜3にセットしたメモ
リ番号の内いずれかの番号を書き込むか、あるいは“0
”などをセットしてクリアすれば良い。
セレクタ12−1−12−nはそれぞれ入力端子がn個
あり、そのうちの1つを選択して出力するセレクタであ
り、各セレクタにはフレームメモリ2−1〜2−nより
の、それぞれが1ビツトからなるマスクビット(Ml〜
Mn)が常時入力されているにれらセレクタ12−1〜
12−nの選択制御信号として、コントロールレジスタ
1〜nの内容(CTRLI NCTRLn)が対応する
それぞれのセレクタに入力されている。
あり、そのうちの1つを選択して出力するセレクタであ
り、各セレクタにはフレームメモリ2−1〜2−nより
の、それぞれが1ビツトからなるマスクビット(Ml〜
Mn)が常時入力されているにれらセレクタ12−1〜
12−nの選択制御信号として、コントロールレジスタ
1〜nの内容(CTRLI NCTRLn)が対応する
それぞれのセレクタに入力されている。
コントロールレジスタ1〜nには、複数画像を重畳合成
する優先順位順に、フレームメモリ2−1〜2−nのメ
モリ番号が書き込まれているために、セレクタ12−1
〜12−nは優先順位の順にマスクビットM1〜Mnを
出力する。例えば、コントロールレジスタ1にメモリ番
号“10”が、コントロールレジスタ2にメモリ番号“
l″が記憶されていると、セレクタ12−1は“10パ
であるCTRLI信号を入力してフレームメモリ2−1
0のマスクビットMIOを出力し、セレクタ12−2は
“1″であるCTRL2を入力してフレームメモリ2−
1のマスクビットM1をプライオリティエンコーダ13
に出力する。
する優先順位順に、フレームメモリ2−1〜2−nのメ
モリ番号が書き込まれているために、セレクタ12−1
〜12−nは優先順位の順にマスクビットM1〜Mnを
出力する。例えば、コントロールレジスタ1にメモリ番
号“10”が、コントロールレジスタ2にメモリ番号“
l″が記憶されていると、セレクタ12−1は“10パ
であるCTRLI信号を入力してフレームメモリ2−1
0のマスクビットMIOを出力し、セレクタ12−2は
“1″であるCTRL2を入力してフレームメモリ2−
1のマスクビットM1をプライオリティエンコーダ13
に出力する。
このようにして、フレームメモリ2−1〜2−nの各マ
スク信号は、優先順位の高い順に並べ変えられてプライ
オリティエンコーダ13に入力される。プライオリティ
エンコーダ13の最も優先順位の高い入力端子P+には
セレクタ12−1の出力が入力されており、次の優先順
位の入力端子P2にはセレクタ12−2の出力が入力さ
れている。このようにして、フレームメモリ2−1〜2
−nのマスク信号は優先順位の高い順に並べ変えられて
、プライオリティエンコーダ13に入力される。
スク信号は、優先順位の高い順に並べ変えられてプライ
オリティエンコーダ13に入力される。プライオリティ
エンコーダ13の最も優先順位の高い入力端子P+には
セレクタ12−1の出力が入力されており、次の優先順
位の入力端子P2にはセレクタ12−2の出力が入力さ
れている。このようにして、フレームメモリ2−1〜2
−nのマスク信号は優先順位の高い順に並べ変えられて
、プライオリティエンコーダ13に入力される。
このプライオリティエンコーダ13の動作を示す真理値
表を第3図に示す。
表を第3図に示す。
P、は最も優先順位の高い入力端子で、この端子に“1
”が入力されると他の入力端子のデータに関係なく最
優先の番号として“O”がQ端子より出力される。以下
同様にして、優先順位順P+〜Pnに並べられた入力端
子のうち、優先順位が最も高く、しかもマスクビットが
“l”である信号線が何番目かが、このプライオリティ
エンコーダ13により出力される。なお、このとき出力
Qには、P1〜P、、の内、入力が“1”で、(一番優
先順位の高い番号−1)が出力される。
”が入力されると他の入力端子のデータに関係なく最
優先の番号として“O”がQ端子より出力される。以下
同様にして、優先順位順P+〜Pnに並べられた入力端
子のうち、優先順位が最も高く、しかもマスクビットが
“l”である信号線が何番目かが、このプライオリティ
エンコーダ13により出力される。なお、このとき出力
Qには、P1〜P、、の内、入力が“1”で、(一番優
先順位の高い番号−1)が出力される。
このようにしてプライオリティエンコーダ13は、優先
順位順に並べ換えられたマスク情報M1〜Mnの内、何
番目のフレームメモリのマスクビットが最初に”1“か
を判断し、その結果をセレクタ14及びコンパレータ1
5に出力している。
順位順に並べ換えられたマスク情報M1〜Mnの内、何
番目のフレームメモリのマスクビットが最初に”1“か
を判断し、その結果をセレクタ14及びコンパレータ1
5に出力している。
セレクタ14は(n+1)入力で1出力のセレクタで、
セレクタ14の各入力端子にはCTRLI〜CTRLn
が1唄に入力されている。
セレクタ14の各入力端子にはCTRLI〜CTRLn
が1唄に入力されている。
従って、前述の場合、CTRLIの内容が“lo′°で
、そのマスクビットM10が“1”であれば、プライオ
リティエンコーダ13のQ出力は°゛0”なる。これに
より、セレクタ14によりCTRLI (“10”)
が選択され、フレームメモリ2−1〜2− nのセレク
ト信号(MSEL)として出力される。このようにして
、コントロールレジスタlにセットされているメモリ番
号IOの画像データが、−養土に重畳される(最優先)
画像データであると判断される。
、そのマスクビットM10が“1”であれば、プライオ
リティエンコーダ13のQ出力は°゛0”なる。これに
より、セレクタ14によりCTRLI (“10”)
が選択され、フレームメモリ2−1〜2− nのセレク
ト信号(MSEL)として出力される。このようにして
、コントロールレジスタlにセットされているメモリ番
号IOの画像データが、−養土に重畳される(最優先)
画像データであると判断される。
ところで、プライオリティエンコーダ13に入力される
マスク信号の全てが“0”であった場合は、フレームメ
モリ2−1〜2−nに記憶されている画像データを切り
抜き、それらを重畳した背景であるため、フレームメモ
リ2−1〜2−nの中のどの画像データも出力されない
。この時プライオリティエンコーダ13からは“n”が
出力される。このとき、レジスタ16にはフレームメモ
リの数“n ”がセットされており、コンパレータ15
によりプライオリティエンコーダ13の出力とこのレジ
スタ16の内容とが比較される。
マスク信号の全てが“0”であった場合は、フレームメ
モリ2−1〜2−nに記憶されている画像データを切り
抜き、それらを重畳した背景であるため、フレームメモ
リ2−1〜2−nの中のどの画像データも出力されない
。この時プライオリティエンコーダ13からは“n”が
出力される。このとき、レジスタ16にはフレームメモ
リの数“n ”がセットされており、コンパレータ15
によりプライオリティエンコーダ13の出力とこのレジ
スタ16の内容とが比較される。
この2つのデータが一致した場合には、レジスタ16の
内容nは+1回路18でインクリメントされて(n+1
)となり、セレクタ14のn番目の入力端子に入力され
る。この時プライオリティエンコーダ13の出力は“n
”であるから、セレクタ14の出力MSELは(n+1
)となる。
内容nは+1回路18でインクリメントされて(n+1
)となり、セレクタ14のn番目の入力端子に入力され
る。この時プライオリティエンコーダ13の出力は“n
”であるから、セレクタ14の出力MSELは(n+1
)となる。
前述したように、MSEL信号はフレームメモリ2−1
〜2−nのうち、どのフレームメモリが出力して良いか
を示す制御信号であるので、MSELが(n+1)の場
合には、該当するメモリが存在しないことになる。この
場合は、コンパレータ15の一致信号15aがデータレ
ジスタ17の出力をエネーブルにする。これにより、デ
ータレジスタ17の内容が転送バス6のデータ線上に出
力される。ここで、データレジスタ17には、予めCP
U等により背景色となる色のデータがセットされている
。
〜2−nのうち、どのフレームメモリが出力して良いか
を示す制御信号であるので、MSELが(n+1)の場
合には、該当するメモリが存在しないことになる。この
場合は、コンパレータ15の一致信号15aがデータレ
ジスタ17の出力をエネーブルにする。これにより、デ
ータレジスタ17の内容が転送バス6のデータ線上に出
力される。ここで、データレジスタ17には、予めCP
U等により背景色となる色のデータがセットされている
。
また、フレームメモリ2−1〜2−nの内、重畳合成し
たくないフレームメモリについては、レジスタ11にそ
のメモリ番号をセットしなければよい。またフントロー
ルレジスタ1〜nの内、コントロールレジスタ1から順
に書き込み、余ったコントロールレジスタには、何かデ
ータを書き込んであるコントロールレジスタの内容と同
じデータを書き込んでおく。これにより、プライオリテ
ィエンコーダ13に対して全く影響を与えることがなく
なる。
たくないフレームメモリについては、レジスタ11にそ
のメモリ番号をセットしなければよい。またフントロー
ルレジスタ1〜nの内、コントロールレジスタ1から順
に書き込み、余ったコントロールレジスタには、何かデ
ータを書き込んであるコントロールレジスタの内容と同
じデータを書き込んでおく。これにより、プライオリテ
ィエンコーダ13に対して全く影響を与えることがなく
なる。
第4図は転送バス6に出力される信号名を示す図である
。
。
図に示すように、転送バス6は画像データを出力するデ
ータラインと、フレームメモリ2−1〜2−nのマスク
ビットM1〜Mnの信号ライン、及びフレームメモリ2
−1〜2−nのいずれかのうち、出力許可となるフレー
ムメモリを指定するメモリセレクト信号(MSEL)
さらにはフレームメモリ2の画像読み出しに関する同
期信号(SYNC)を含んでいる。なお、SYNC信号
(同期信号)は特に図示していないが、転送コントロー
ラlにより出力される信号である。この同期信号(SY
NC)は1画素毎の転送の同期をとるクロック信号と、
lラインの水平同期信号、及び1画面分の垂直同期信号
とから成っており、フレームメモリ2−1〜2−nの間
で、CPUバス5を介さずに1面分の全画像データが転
送できるように、フレームメモリ2−1〜2−nをアド
レスするタイミングを制御している。
ータラインと、フレームメモリ2−1〜2−nのマスク
ビットM1〜Mnの信号ライン、及びフレームメモリ2
−1〜2−nのいずれかのうち、出力許可となるフレー
ムメモリを指定するメモリセレクト信号(MSEL)
さらにはフレームメモリ2の画像読み出しに関する同
期信号(SYNC)を含んでいる。なお、SYNC信号
(同期信号)は特に図示していないが、転送コントロー
ラlにより出力される信号である。この同期信号(SY
NC)は1画素毎の転送の同期をとるクロック信号と、
lラインの水平同期信号、及び1画面分の垂直同期信号
とから成っており、フレームメモリ2−1〜2−nの間
で、CPUバス5を介さずに1面分の全画像データが転
送できるように、フレームメモリ2−1〜2−nをアド
レスするタイミングを制御している。
[メモリの内部構成の説明 (第6図)]第6図はフレ
ームメモリ2−1〜2−nの内部構成の詳細を示す図で
ある。
ームメモリ2−1〜2−nの内部構成の詳細を示す図で
ある。
21は記憶素子をマトリクス状に配列したメモリブロッ
クで、このメモリブロック21にはマルチプレクサ22
を介してメモリアドレスが供給される。マルチプレクサ
22にはCPUバス5のアドレスバス、またはアドレス
ジェネレータ28のアドレスデータが入力されており、
マルチプレクサ22によりいずれかが選択されてメモリ
ブロック21に供給される。また、このアドレスジェネ
レータ28は、転送バス6上の5YNCラインより画素
クロックの水平同期、垂直同期信号を入力し、メモリ1
面分のアドレスデータをラスク毎に繰り返してカウント
することによりアドレス信号を発生している。そして、
画像データの転送を行う場合には、アドレスジェネレー
タ28の出力がメモリブロック21に供給される。
クで、このメモリブロック21にはマルチプレクサ22
を介してメモリアドレスが供給される。マルチプレクサ
22にはCPUバス5のアドレスバス、またはアドレス
ジェネレータ28のアドレスデータが入力されており、
マルチプレクサ22によりいずれかが選択されてメモリ
ブロック21に供給される。また、このアドレスジェネ
レータ28は、転送バス6上の5YNCラインより画素
クロックの水平同期、垂直同期信号を入力し、メモリ1
面分のアドレスデータをラスク毎に繰り返してカウント
することによりアドレス信号を発生している。そして、
画像データの転送を行う場合には、アドレスジェネレー
タ28の出力がメモリブロック21に供給される。
メモリブロック21のデータ線はマルチプレクサ23に
接続されている。マルチプレクサ23の入力としてはC
PUバス5のデータ線、及びバッファ24の入出力デー
タである。メモリブロック21のデータは、通常はCP
Uバス5のデータ線に接続されるが、画像データの転送
時にはバッファ24を介して転送バス6のデータ線に接
続される。このバッファ24は双方向であり、このバッ
ファ24を介してメモリブロック21に画像データの人
出力することができる。画像データをフレームメモリに
人力するときは、フレームメモリ2−1〜2−nの内の
任意の数のフレームメモリに同時に入力しても良い。こ
れにより、モニタ表示用のフレームメモリ2−nと同時
に、フレームメモリ2−1〜2−(n−1)のうちの、
他のフレームメモリにも重畳合成データが作成される。
接続されている。マルチプレクサ23の入力としてはC
PUバス5のデータ線、及びバッファ24の入出力デー
タである。メモリブロック21のデータは、通常はCP
Uバス5のデータ線に接続されるが、画像データの転送
時にはバッファ24を介して転送バス6のデータ線に接
続される。このバッファ24は双方向であり、このバッ
ファ24を介してメモリブロック21に画像データの人
出力することができる。画像データをフレームメモリに
人力するときは、フレームメモリ2−1〜2−nの内の
任意の数のフレームメモリに同時に入力しても良い。こ
れにより、モニタ表示用のフレームメモリ2−nと同時
に、フレームメモリ2−1〜2−(n−1)のうちの、
他のフレームメモリにも重畳合成データが作成される。
また、フレームメモリ2−1〜2−nの内、入力でない
フレームメモリは出力用に設定できる。
フレームメモリは出力用に設定できる。
この出力用に設定されたフレームメモリは、内部のバッ
ファ24が出力に設定される。このバッファ24は、コ
ントロール用の出力回路25によりデータ出力制御が行
われる。例えば、メモリブロック21がCPUバス5と
接続している状態の時には、バッファ24よりのデータ
出力が禁止される。
ファ24が出力に設定される。このバッファ24は、コ
ントロール用の出力回路25によりデータ出力制御が行
われる。例えば、メモリブロック21がCPUバス5と
接続している状態の時には、バッファ24よりのデータ
出力が禁止される。
フレームメモリ2−1〜2−nのそれぞれは、自分のメ
モリ番号を示す番号レジスタ26を有しており、転送コ
ントローラ1の出力であるMSEL信号の値が、番号レ
ジスタ26の値とコンパレータ27で比較されて、一致
した場合には出力回路25を介してバッファ24より転
送バス6へのデータ出力が許可される。この動作は画素
毎に繰り返される。このバッファ24は、例えばトライ
ステートバッファで構成される。さらにメモリブロック
21のデータ線の内、マスクビットに相当するビットM
sは、転送バス6のマスクビットM1〜Mnの対応する
ビットに接続される。
モリ番号を示す番号レジスタ26を有しており、転送コ
ントローラ1の出力であるMSEL信号の値が、番号レ
ジスタ26の値とコンパレータ27で比較されて、一致
した場合には出力回路25を介してバッファ24より転
送バス6へのデータ出力が許可される。この動作は画素
毎に繰り返される。このバッファ24は、例えばトライ
ステートバッファで構成される。さらにメモリブロック
21のデータ線の内、マスクビットに相当するビットM
sは、転送バス6のマスクビットM1〜Mnの対応する
ビットに接続される。
このようにして、フレームメモリ2−1〜2−nのいず
れかよりマスクビットが転送バス6に供給され、転送コ
ントローラ1により重畳・合成を行う際の最上面のメモ
リ番号(MSEL)が画素毎に出力される。これにより
、各フレームメモリでは番号レジスタ26の値とMSE
Lの内容とを比較し、自分のメモリ番号と一致した場合
にバッファ24を出力イネーブルにする。このようにし
て、1画面中の各画素毎に優先順位付きで画像データが
重畳され、その結果、フレームメモリ2−1〜2−nの
内転送バス6により入力に設定されているメモリに書き
込まれる。
れかよりマスクビットが転送バス6に供給され、転送コ
ントローラ1により重畳・合成を行う際の最上面のメモ
リ番号(MSEL)が画素毎に出力される。これにより
、各フレームメモリでは番号レジスタ26の値とMSE
Lの内容とを比較し、自分のメモリ番号と一致した場合
にバッファ24を出力イネーブルにする。このようにし
て、1画面中の各画素毎に優先順位付きで画像データが
重畳され、その結果、フレームメモリ2−1〜2−nの
内転送バス6により入力に設定されているメモリに書き
込まれる。
[他の実施例 (第7図〜第9図)]
第8図は本発明の第2の実施例である画像処理装置の概
略構成を示すブロック図である。以降の説明では、第1
の実施例と比べて違う点のみの説明をし、共通部分につ
いての説明は省略する。
略構成を示すブロック図である。以降の説明では、第1
の実施例と比べて違う点のみの説明をし、共通部分につ
いての説明は省略する。
まず第8図における転送バス6aの構成を第5図に示す
。ここでは、前述の実施例にアドレスラインが追加され
ている。このアドレスラインはフレームメモリ2°−1
〜2゛−nを転送バス6aを介して読み出す際、DMA
プロセッサ7より各フレームメモリにアドレス供給する
ものである。
。ここでは、前述の実施例にアドレスラインが追加され
ている。このアドレスラインはフレームメモリ2°−1
〜2゛−nを転送バス6aを介して読み出す際、DMA
プロセッサ7より各フレームメモリにアドレス供給する
ものである。
第7図は他の実施例のフレームメモリの内部の詳細ブロ
ック図であり、アドレスデータをマルチプレクサするマ
ルチプレクサ22の入力として、CPUバス5と転送バ
ス6aのアドレスラインが供給されており、マルチプレ
クサ22によりどちらかが選択されて出力されるように
構成されている。
ック図であり、アドレスデータをマルチプレクサするマ
ルチプレクサ22の入力として、CPUバス5と転送バ
ス6aのアドレスラインが供給されており、マルチプレ
クサ22によりどちらかが選択されて出力されるように
構成されている。
以上のように、この第2の実施例では、第8図に示すよ
うにDMAプロセッサ7より転送バス6a上にアドレス
を供給する。このとき、メモリブロック21に与えられ
るアドレスは、アドレスジェネレータ28からではなく
、第9図に示すDMAプロセッサ7のアドレス生成部5
3から与えられる。DMAプロセッサ7のアドレス生成
部53は、転送バス6aの5YNC信号を入力するタイ
ミングコントローラ51によって、タイミングを合わせ
てアドレス信号を出力する。さらに、アドレス生成部5
2よりのアドレスは、フレームメモリ2−1〜2°−n
のうち、入力に設定されているフレームメモリのアドレ
スとしてCPUバス5に供給される。
うにDMAプロセッサ7より転送バス6a上にアドレス
を供給する。このとき、メモリブロック21に与えられ
るアドレスは、アドレスジェネレータ28からではなく
、第9図に示すDMAプロセッサ7のアドレス生成部5
3から与えられる。DMAプロセッサ7のアドレス生成
部53は、転送バス6aの5YNC信号を入力するタイ
ミングコントローラ51によって、タイミングを合わせ
てアドレス信号を出力する。さらに、アドレス生成部5
2よりのアドレスは、フレームメモリ2−1〜2°−n
のうち、入力に設定されているフレームメモリのアドレ
スとしてCPUバス5に供給される。
このようにして、フレームメモリのそれぞれは、画像デ
ータの出力を転送バス6aを介して行い、画像データの
入力をCPUバス5を介して行うことができる。そして
、転送バス6a上のデータラインに出力された重畳合成
データは、DMAプロセッサ7のデータ処理部54に入
力されて、補間処理やその他の画像処理が施されてCP
Uバス5のデータ線を介してメモリ2″−1〜2゛nの
いずれかに書き込まれる。なお、ここでアドレス生成部
52.53は常に同じ演算を行うわけではないので、画
像の拡大、縮小、回転等のアドレス演算はアドレス生成
部52.53の制御により可能となる。
ータの出力を転送バス6aを介して行い、画像データの
入力をCPUバス5を介して行うことができる。そして
、転送バス6a上のデータラインに出力された重畳合成
データは、DMAプロセッサ7のデータ処理部54に入
力されて、補間処理やその他の画像処理が施されてCP
Uバス5のデータ線を介してメモリ2″−1〜2゛nの
いずれかに書き込まれる。なお、ここでアドレス生成部
52.53は常に同じ演算を行うわけではないので、画
像の拡大、縮小、回転等のアドレス演算はアドレス生成
部52.53の制御により可能となる。
さらに捕捉すると、DMAプロセッサ7が転送バス6a
に出力するアドレスは、フレームメモリからデータの読
出しを行う前に各メモリに与えられて、転送コントロー
ラ1の働きにより、転送バス6aのデータラインには重
畳データが出力されることになる。
に出力するアドレスは、フレームメモリからデータの読
出しを行う前に各メモリに与えられて、転送コントロー
ラ1の働きにより、転送バス6aのデータラインには重
畳データが出力されることになる。
さらに、これら第1と第2の実施例において、レジスタ
11のすべてにある特定のフレームメモリの番号を書き
込めば、1つの画像のみの転送を行うことが可能である
。
11のすべてにある特定のフレームメモリの番号を書き
込めば、1つの画像のみの転送を行うことが可能である
。
さらに、重畳合成された画像データの内、マスクビット
に相当する画素が“0”の時は、フレームメモリへの書
込みを禁止する機能を、各フレームメモリが有している
ようにしても良い。この場合、各フレームメモリの重畳
の優先順位の低い順に、ある特定の入力用フレームメモ
リに対して転送することにより、画像データを優先順に
重畳することができる。
に相当する画素が“0”の時は、フレームメモリへの書
込みを禁止する機能を、各フレームメモリが有している
ようにしても良い。この場合、各フレームメモリの重畳
の優先順位の低い順に、ある特定の入力用フレームメモ
リに対して転送することにより、画像データを優先順に
重畳することができる。
以上説明したように本実施例によれば、複数のフレーム
メモリに共通に接続された画像データの転送用のバスを
設け、画像データの1画素の転送毎に画素出力の許可信
号をフレームメモリに与えることにより、画像の多面重
畳を高速、かつ1つのバスにより転送することができる
。
メモリに共通に接続された画像データの転送用のバスを
設け、画像データの1画素の転送毎に画素出力の許可信
号をフレームメモリに与えることにより、画像の多面重
畳を高速、かつ1つのバスにより転送することができる
。
また、本実施例によれば、データ転送の専用バスを設け
、さらにそれらデータの転送や重ね合せ順位などを制御
する転送制御部を設けることにより、高速にデータの転
送や合成などができ、しかも多数のデータを転送して重
畳する場合でも、1度のデータ転送で重畳できる。
、さらにそれらデータの転送や重ね合せ順位などを制御
する転送制御部を設けることにより、高速にデータの転
送や合成などができ、しかも多数のデータを転送して重
畳する場合でも、1度のデータ転送で重畳できる。
[発明の効果コ
以上説明したように本発明によれば、データ転送の専用
バスを設け、さらにそれらデータの転送や重ね合せ順位
などを制御する転送制御部を設けることにより、高速に
データの転送や合成などができるという効果がある。
バスを設け、さらにそれらデータの転送や重ね合せ順位
などを制御する転送制御部を設けることにより、高速に
データの転送や合成などができるという効果がある。
第1図は本発明の第1の実施例の画像処理システムの各
メモリのバス接続を示すブロック図、第2図は実施例の
転送コントローラの概略構成を示す図、 第3図はプライオリティエンコーダの入出力データの真
理値を示す図、 第4図及び第5図は実施例の転送バスの信号線を示す図
、 第6図と第7図は各フレームメモリの内部構成を示す図
、 第8図は本発明の第2実施例の画像処理システムの各メ
モリのバス接続を示すブロック図、そして である。 図中、l・・・転送コントローラ、2−1〜2−n・・
・フレームメモリ、3・・・D/Aコンバータ、4・・
・モニタ、5・・・CPUバス、6.68・・・転送バ
ス、7・・・DMAプロセッサ、11・・・レジスタ、
12−1〜12−n、14・・・セレクタ、13・・・
プライオリティエンコーダ、15.27・・・コンパレ
ータ、16・・・レジスタ、17・・・データレジスタ
、18・・・+1回路、21・・・メモリブロック、2
2.23・・・マルチプレクサ、24・・・双方向バッ
ファ、25・・・出力回路、26・・・番号レジスタ、
28・・・アドレスジェネレータ、51・・・タイミン
グコントローラ、52.53・・・アドレス生成部、5
4・・・データ処理部である。 第9図はDMAプロセッサの内部構成を示す図第 図 図 第 図 第 図
メモリのバス接続を示すブロック図、第2図は実施例の
転送コントローラの概略構成を示す図、 第3図はプライオリティエンコーダの入出力データの真
理値を示す図、 第4図及び第5図は実施例の転送バスの信号線を示す図
、 第6図と第7図は各フレームメモリの内部構成を示す図
、 第8図は本発明の第2実施例の画像処理システムの各メ
モリのバス接続を示すブロック図、そして である。 図中、l・・・転送コントローラ、2−1〜2−n・・
・フレームメモリ、3・・・D/Aコンバータ、4・・
・モニタ、5・・・CPUバス、6.68・・・転送バ
ス、7・・・DMAプロセッサ、11・・・レジスタ、
12−1〜12−n、14・・・セレクタ、13・・・
プライオリティエンコーダ、15.27・・・コンパレ
ータ、16・・・レジスタ、17・・・データレジスタ
、18・・・+1回路、21・・・メモリブロック、2
2.23・・・マルチプレクサ、24・・・双方向バッ
ファ、25・・・出力回路、26・・・番号レジスタ、
28・・・アドレスジェネレータ、51・・・タイミン
グコントローラ、52.53・・・アドレス生成部、5
4・・・データ処理部である。 第9図はDMAプロセッサの内部構成を示す図第 図 図 第 図 第 図
Claims (3)
- (1)共通のデータ転送バスに接続された複数のメモリ
間でデータの転送を制御するデータ転送制御回路であつ
て、 データの転送が実行される各メモリ特定する特定情報及
び各メモリの重畳する優先順位を記憶する記憶手段と、 該記憶手段に記憶されている優先順位をもとに最優先の
メモリを順次選択する選択手段と、該選択手段により選
択されたメモリよりデータを読出し、前記データ転送バ
スを介して他のメモリに前記データを転送する転送手段
とを備えることを特徴とするデータ転送制御回路。 - (2)前記メモリのそれぞれは、データの出力の可否を
記憶するマスク情報を有し、前記転送手段は前記マスク
情報及び前記優先順位に従つて対応するメモリへ出力許
可信号を出力し、前記転送バスを介して所定のメモリを
入力モードに設定してデータを転送するようにしたこと
を特徴とする請求項第1項に記載のデータ転送制御回路
。 - (3)前記転送バス上に読み出しアドレスを出力するD
MA制御手段を更に含み、前記転送バス上の重畳された
データを入力して、他のバスより重畳データを所定のメ
モリに転送するようにしたことを特徴とする請求項第1
項に記載のデータ転送制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63290166A JP2637519B2 (ja) | 1988-11-18 | 1988-11-18 | データ転送制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63290166A JP2637519B2 (ja) | 1988-11-18 | 1988-11-18 | データ転送制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02137050A true JPH02137050A (ja) | 1990-05-25 |
JP2637519B2 JP2637519B2 (ja) | 1997-08-06 |
Family
ID=17752607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63290166A Expired - Fee Related JP2637519B2 (ja) | 1988-11-18 | 1988-11-18 | データ転送制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2637519B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60126859U (ja) * | 1984-01-31 | 1985-08-26 | 横河電機株式会社 | 画像処理装置 |
JPS62279448A (ja) * | 1986-05-29 | 1987-12-04 | Canon Inc | データ伝送装置 |
JPS63163560A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | 情報処理装置 |
-
1988
- 1988-11-18 JP JP63290166A patent/JP2637519B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60126859U (ja) * | 1984-01-31 | 1985-08-26 | 横河電機株式会社 | 画像処理装置 |
JPS62279448A (ja) * | 1986-05-29 | 1987-12-04 | Canon Inc | データ伝送装置 |
JPS63163560A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | 情報処理装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2637519B2 (ja) | 1997-08-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5838389A (en) | Apparatus and method for updating a CLUT during horizontal blanking | |
EP0112832B1 (en) | Digital image display system | |
JP3385135B2 (ja) | オン・スクリーン・ディスプレイ装置 | |
JPH01140863A (ja) | 表示可能な情報を重ね合わせるための方法と装置 | |
JPS59208586A (ja) | ビデオ画像表示装置 | |
JPH04505976A (ja) | 2重ポート2重速度イメージメモリアクセス装置 | |
JPH07219842A (ja) | 画素データをメモリ・ディスプレイ・インターフェースへ転送する方法、装置及び回路 | |
JPS588348A (ja) | 出力表示用メモリの制御回路 | |
US4626839A (en) | Programmable video display generator | |
US4647971A (en) | Moving video special effects system | |
JPH0429479A (ja) | 画像出力制御装置 | |
WO1995001629A1 (fr) | Dispositif et procede de traitement d'images et machine de jeu dotee d'un organe de traitement d'images | |
JPH02137050A (ja) | データ転送制御装置 | |
JPH05249953A (ja) | 画像表示装置 | |
JP2820048B2 (ja) | 画像処理システムとその記憶装置およびそのアクセス方法 | |
US20010015727A1 (en) | Image data display control method and an image display device thereof | |
JP2922519B2 (ja) | ビデオ合成装置 | |
JPS59222888A (ja) | 映像表示装置 | |
JP2914277B2 (ja) | 画像合成方式 | |
JPH11353470A (ja) | 画像描画並列化装置及び並列化画像描画システム | |
JP3122996B2 (ja) | 動画・静止画表示装置 | |
JP2626294B2 (ja) | カラー画像処理装置 | |
JPS6362465A (ja) | 画像表示装置 | |
JPS60129786A (ja) | 画像メモリ装置 | |
JPS61273675A (ja) | 3次元アドレス発生回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |