JPH02137050A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は共通のバスに接続された複数のメモリ間で、デ
ータの転送制御を実行するデータ転送制御回路に関する
ものである。

［従来の技術］ 複数の独立したフレームメモリに各画像データを格納し
、それら画像データを重ね合せて他のフレームメモリな
どに転送できる画像処理装置がある。これらの装置では
、それらの制御を実行するＣＰＵ等により、フレームメ
モリのそれぞれの画像データを順次に読出し、転送した
い特定のメモリへの画像データの転送して重畳する作業
を繰返し行うように構成されている。この際、画像デー
タを重畳する重ね合せ順序に合わせて、一番優先順位の
低い画像データから順に転送先のメモリに転送していき
、希望する重ね合せ順を得ていた。

また、他の画像データの合成方法として、別々のメモリ
に格納されている画像データを同時に読み出し、専用の
ハードウェア回路で同時に合成画像を生成し、転送先の
メモリへ書き込むように構成されていた。

［発明が解決しようとする課題］ しかしながら、前述した従来例の前者では、ＣＰＵの処
理に頼るために、その処理速度が非常に遅く、しかも重
畳する画像の面数に比例して処理時間が長くなるために
、高速性が要求されるインタラクティブな処理には適し
ていなかった。また、多くの画像データを重畳する場合
にも適していなかった。

さらに後者の場合は、複数のメモリから同時に画像デー
タを読み出し、専用ハードウェアにより画像データの合
成や重畳などの処理するため、処理速度がはやく、短い
時間で合成された重畳画像データを得ることができる。

しかしながら、複数のフレームメモリなどより同時に画
像データを読み出すためには、メモリの数に合わせたコ
ネクタが必要となる。このため、画像データの合成を行
うハードウェア基板上には非常に多くのコネクタが並ん
でしまい、実装上の問題が生じる。しかも画像データが
カラー画像の多値データである場合には、例えばＲ，Ｇ
、８３色とし、各々が８ビツトのデータ量を有している
とすると、１画素のデータ量は２４ビツトとなってしま
い、これらデータを転送するためのコネクタもビン数の
多い大きなものとなってしまう。このために画像データ
の重畳合成は、せいぜい２フレームメモリあるいは３フ
レ一ムメモリ程度の画像合成に限られてしまっていた。

本発明は上記従来例に鑑みてなされたもので、データ転
送の専用バスを設け、さらにそれらデータの転送や重ね
合せ順位などを制御する転送制御部を設けることにより
、高速にデータの転送や合成などができるデータ転送制
御回路を提供することを目的とする。

［課題を解決するための手段］ 上記目的を達成するために本発明のデータ転送制御回路
は以下の様な構成からなる。即ち、共通のデータ転送バ
スに接続された複数のメモリ間でデータの転送を制御す
るデータ転送制御回路であって、データの転送が実行さ
れる各メモリ特定する特定情報及び各メモリの重畳する
優先順位を記憶する記憶手段と、該記憶手段に記憶され
ている優先順位をもとに最優先のメモリを順次選択する
選択手段と、該選択手段により選択されたメモリよりデ
ータを読出し、前記データ転送バスを介して他のメモリ
に前記データを転送する転送手段とを備える。

［作用］ 以上の構成において、データの転送が実行される各メモ
リ特定する特定情報及び各メモリの重畳する優先順位を
記憶し、その記憶されている優先順位をもとに最優先の
メモリを順次選択する。こうして選択されたメモリより
データを読出し、データ転送バスを介して他のメモリに
データを転送するように動作する。

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

［画像処理システムの説明　（第１図）〕第１図は本発
明の実施例を示す画像処理システムの各メモリのバス接
続を示すブロック図である。

図において、２−１から２−ｎはそれぞれ画像データを
格納するフレームメモリであり、メモリ２−ｎの出力が
Ｄ／Ａコンバータ３を介してＣＲＴモニタ４に表示され
る。これらフレームメモリ２−１〜２−ｎはそれぞれＣ
ＰＵバス５と転送バス６に接続されており、各メモリ間
でのデータ転送は転送バス６を介して行われる。ｌは転
送コントローラで、転送バス６を介してフレームメモリ
２−１〜２−ｎ間で画像データの転送を行う時、同期信
号５ＹＮＣを出力したり、各フレームメモリの入出力制
御を行っている。

以上の構成において、フレームメモリ２−１〜２−ｎの
内、いくつかのメモリには画像データが格納されている
ものとする。また、フレームメモリ２−１〜２−ｎは、
転送コントローラ１より出力される同期信号に同期して
同時に読出すことができ、またｎ個のフレームメモリの
内１つだけが出力許可信号を入力し、所望の転送先であ
るフレームメモリへデータを転送することができる。

この場合、ｎ個のフレームメモリの内の１つだけが、転
送コントローラ１により１画素毎に出力許可を受けるの
で、１つの転送バス６で全てのフレームメモリ（２−１
〜２−ｎ）が共有して使用できる。さらにこのとき、転
送コントローラ１は、１画素毎にフレームメモリ（２−
１〜２−ｎ）の異なるフレームメモリから画像出力を行
うようにも出力許可信号を出力できるので、フレームメ
モリ２−１〜２−ｎまでのｎ面の画像データを重畳・合
成し、その結果を所望の転送先であるフレームメモリ上
に得ることができる。

フレームメモリ２−１〜２−ｎに記憶されている各画像
データは、それぞれ複数ビットの画像データと、そのマ
スク情報とから成る。このマスク情報は画像データと対
になっていて、その画像データを表示するか、重畳・合
成するか、またはしないかなどを示す制御ビットである
。そして、このマスク情報は各画素データ毎に設けられ
ており、このマスク情報をオン・オフすることにより、
画像データを重畳する際に、各フレームメモリの画像デ
ータを、例えば円形や多角形あるいは任意の形状等に切
り抜いたり、合成したりすることができる。

以上ような前提をもとに転送コントローラ１について説
明する。

［転送コントローラの説明（第２図〜第４図）］第２図
は実施例の転送コントローラ１の概略構成を示すブロッ
ク図である。

転送コントローラ１は、フレームメモリ２−１から２−
ｎの内、どのフレームメモリの出力を許可するかの制御
信号を画素毎に出力する機能を有している。そして、レ
ジスタ１１のコントロールレジスタ１〜ｎには、フレー
ムメモリ２−１から２−ｎまでのメモリ番号１〜ｎがセ
ットされ、複数画像の重ね合せの優先順位の順にコント
ロールレジスタ１より順にメモリ番号１〜ｎまでがセッ
トされる。なお、このレジスタ１１には、メモリ番号１
〜ｎまでのすべてをセットしなくてもよく、重畳合成が
例えば３面のみの合成ではコントロールレジスタ１〜３
までに３つの任意のメモリ番号をセットし、残りのコン
トロールレジスタ４〜ｎには、１〜３にセットしたメモ
リ番号の内いずれかの番号を書き込むか、あるいは“０
”などをセットしてクリアすれば良い。

セレクタ１２−１−１２−ｎはそれぞれ入力端子がｎ個
あり、そのうちの１つを選択して出力するセレクタであ
り、各セレクタにはフレームメモリ２−１〜２−ｎより
の、それぞれが１ビツトからなるマスクビット（Ｍｌ〜
Ｍｎ）が常時入力されているにれらセレクタ１２−１〜
１２−ｎの選択制御信号として、コントロールレジスタ
１〜ｎの内容（ＣＴＲＬＩ　ＮＣＴＲＬｎ）が対応する
それぞれのセレクタに入力されている。

コントロールレジスタ１〜ｎには、複数画像を重畳合成
する優先順位順に、フレームメモリ２−１〜２−ｎのメ
モリ番号が書き込まれているために、セレクタ１２−１
〜１２−ｎは優先順位の順にマスクビットＭ１〜Ｍｎを
出力する。例えば、コントロールレジスタ１にメモリ番
号“１０”が、コントロールレジスタ２にメモリ番号“
ｌ″が記憶されていると、セレクタ１２−１は“１０パ
であるＣＴＲＬＩ信号を入力してフレームメモリ２−１
０のマスクビットＭＩＯを出力し、セレクタ１２−２は
“１″であるＣＴＲＬ２を入力してフレームメモリ２−
１のマスクビットＭ１をプライオリティエンコーダ１３
に出力する。

このようにして、フレームメモリ２−１〜２−ｎの各マ
スク信号は、優先順位の高い順に並べ変えられてプライ
オリティエンコーダ１３に入力される。プライオリティ
エンコーダ１３の最も優先順位の高い入力端子Ｐ＋には
セレクタ１２−１の出力が入力されており、次の優先順
位の入力端子Ｐ２にはセレクタ１２−２の出力が入力さ
れている。このようにして、フレームメモリ２−１〜２
−ｎのマスク信号は優先順位の高い順に並べ変えられて
、プライオリティエンコーダ１３に入力される。

このプライオリティエンコーダ１３の動作を示す真理値
表を第３図に示す。

Ｐ、は最も優先順位の高い入力端子で、この端子に“１
　”が入力されると他の入力端子のデータに関係なく最
優先の番号として“Ｏ”がＱ端子より出力される。以下
同様にして、優先順位順Ｐ＋〜Ｐｎに並べられた入力端
子のうち、優先順位が最も高く、しかもマスクビットが
“ｌ”である信号線が何番目かが、このプライオリティ
エンコーダ１３により出力される。なお、このとき出力
Ｑには、Ｐ１〜Ｐ、、の内、入力が“１”で、（一番優
先順位の高い番号−１）が出力される。

このようにしてプライオリティエンコーダ１３は、優先
順位順に並べ換えられたマスク情報Ｍ１〜Ｍｎの内、何
番目のフレームメモリのマスクビットが最初に”１“か
を判断し、その結果をセレクタ１４及びコンパレータ１
５に出力している。

セレクタ１４は（ｎ＋１）入力で１出力のセレクタで、
セレクタ１４の各入力端子にはＣＴＲＬＩ〜ＣＴＲＬｎ
が１唄に入力されている。

従って、前述の場合、ＣＴＲＬＩの内容が“ｌｏ′°で
、そのマスクビットＭ１０が“１”であれば、プライオ
リティエンコーダ１３のＱ出力は°゛０”なる。これに
より、セレクタ１４によりＣＴＲＬＩ　　（“１０”）
が選択され、フレームメモリ２−１〜２−　ｎのセレク
ト信号（ＭＳＥＬ）として出力される。このようにして
、コントロールレジスタｌにセットされているメモリ番
号ＩＯの画像データが、−養土に重畳される（最優先）
画像データであると判断される。

ところで、プライオリティエンコーダ１３に入力される
マスク信号の全てが“０”であった場合は、フレームメ
モリ２−１〜２−ｎに記憶されている画像データを切り
抜き、それらを重畳した背景であるため、フレームメモ
リ２−１〜２−ｎの中のどの画像データも出力されない
。この時プライオリティエンコーダ１３からは“ｎ”が
出力される。このとき、レジスタ１６にはフレームメモ
リの数“ｎ　”がセットされており、コンパレータ１５
によりプライオリティエンコーダ１３の出力とこのレジ
スタ１６の内容とが比較される。

この２つのデータが一致した場合には、レジスタ１６の
内容ｎは＋１回路１８でインクリメントされて（ｎ＋１
）となり、セレクタ１４のｎ番目の入力端子に入力され
る。この時プライオリティエンコーダ１３の出力は“ｎ
”であるから、セレクタ１４の出力ＭＳＥＬは（ｎ＋１
）となる。

前述したように、ＭＳＥＬ信号はフレームメモリ２−１
〜２−ｎのうち、どのフレームメモリが出力して良いか
を示す制御信号であるので、ＭＳＥＬが（ｎ＋１）の場
合には、該当するメモリが存在しないことになる。この
場合は、コンパレータ１５の一致信号１５ａがデータレ
ジスタ１７の出力をエネーブルにする。これにより、デ
ータレジスタ１７の内容が転送バス６のデータ線上に出
力される。ここで、データレジスタ１７には、予めＣＰ
Ｕ等により背景色となる色のデータがセットされている
。

また、フレームメモリ２−１〜２−ｎの内、重畳合成し
たくないフレームメモリについては、レジスタ１１にそ
のメモリ番号をセットしなければよい。またフントロー
ルレジスタ１〜ｎの内、コントロールレジスタ１から順
に書き込み、余ったコントロールレジスタには、何かデ
ータを書き込んであるコントロールレジスタの内容と同
じデータを書き込んでおく。これにより、プライオリテ
ィエンコーダ１３に対して全く影響を与えることがなく
なる。

第４図は転送バス６に出力される信号名を示す図である
。

図に示すように、転送バス６は画像データを出力するデ
ータラインと、フレームメモリ２−１〜２−ｎのマスク
ビットＭ１〜Ｍｎの信号ライン、及びフレームメモリ２
−１〜２−ｎのいずれかのうち、出力許可となるフレー
ムメモリを指定するメモリセレクト信号（ＭＳＥＬ）　
　さらにはフレームメモリ２の画像読み出しに関する同
期信号（ＳＹＮＣ）を含んでいる。なお、ＳＹＮＣ信号
（同期信号）は特に図示していないが、転送コントロー
ラｌにより出力される信号である。この同期信号（ＳＹ
ＮＣ）は１画素毎の転送の同期をとるクロック信号と、
ｌラインの水平同期信号、及び１画面分の垂直同期信号
とから成っており、フレームメモリ２−１〜２−ｎの間
で、ＣＰＵバス５を介さずに１面分の全画像データが転
送できるように、フレームメモリ２−１〜２−ｎをアド
レスするタイミングを制御している。

［メモリの内部構成の説明　（第６図）］第６図はフレ
ームメモリ２−１〜２−ｎの内部構成の詳細を示す図で
ある。

２１は記憶素子をマトリクス状に配列したメモリブロッ
クで、このメモリブロック２１にはマルチプレクサ２２
を介してメモリアドレスが供給される。マルチプレクサ
２２にはＣＰＵバス５のアドレスバス、またはアドレス
ジェネレータ２８のアドレスデータが入力されており、
マルチプレクサ２２によりいずれかが選択されてメモリ
ブロック２１に供給される。また、このアドレスジェネ
レータ２８は、転送バス６上の５ＹＮＣラインより画素
クロックの水平同期、垂直同期信号を入力し、メモリ１
面分のアドレスデータをラスク毎に繰り返してカウント
することによりアドレス信号を発生している。そして、
画像データの転送を行う場合には、アドレスジェネレー
タ２８の出力がメモリブロック２１に供給される。

メモリブロック２１のデータ線はマルチプレクサ２３に
接続されている。マルチプレクサ２３の入力としてはＣ
ＰＵバス５のデータ線、及びバッファ２４の入出力デー
タである。メモリブロック２１のデータは、通常はＣＰ
Ｕバス５のデータ線に接続されるが、画像データの転送
時にはバッファ２４を介して転送バス６のデータ線に接
続される。このバッファ２４は双方向であり、このバッ
ファ２４を介してメモリブロック２１に画像データの人
出力することができる。画像データをフレームメモリに
人力するときは、フレームメモリ２−１〜２−ｎの内の
任意の数のフレームメモリに同時に入力しても良い。こ
れにより、モニタ表示用のフレームメモリ２−ｎと同時
に、フレームメモリ２−１〜２−（ｎ−１）のうちの、
他のフレームメモリにも重畳合成データが作成される。

また、フレームメモリ２−１〜２−ｎの内、入力でない
フレームメモリは出力用に設定できる。

この出力用に設定されたフレームメモリは、内部のバッ
ファ２４が出力に設定される。このバッファ２４は、コ
ントロール用の出力回路２５によりデータ出力制御が行
われる。例えば、メモリブロック２１がＣＰＵバス５と
接続している状態の時には、バッファ２４よりのデータ
出力が禁止される。

フレームメモリ２−１〜２−ｎのそれぞれは、自分のメ
モリ番号を示す番号レジスタ２６を有しており、転送コ
ントローラ１の出力であるＭＳＥＬ信号の値が、番号レ
ジスタ２６の値とコンパレータ２７で比較されて、一致
した場合には出力回路２５を介してバッファ２４より転
送バス６へのデータ出力が許可される。この動作は画素
毎に繰り返される。このバッファ２４は、例えばトライ
ステートバッファで構成される。さらにメモリブロック
２１のデータ線の内、マスクビットに相当するビットＭ
ｓは、転送バス６のマスクビットＭ１〜Ｍｎの対応する
ビットに接続される。

このようにして、フレームメモリ２−１〜２−ｎのいず
れかよりマスクビットが転送バス６に供給され、転送コ
ントローラ１により重畳・合成を行う際の最上面のメモ
リ番号（ＭＳＥＬ）が画素毎に出力される。これにより
、各フレームメモリでは番号レジスタ２６の値とＭＳＥ
Ｌの内容とを比較し、自分のメモリ番号と一致した場合
にバッファ２４を出力イネーブルにする。このようにし
て、１画面中の各画素毎に優先順位付きで画像データが
重畳され、その結果、フレームメモリ２−１〜２−ｎの
内転送バス６により入力に設定されているメモリに書き
込まれる。

［他の実施例　（第７図〜第９図）］ 第８図は本発明の第２の実施例である画像処理装置の概
略構成を示すブロック図である。以降の説明では、第１
の実施例と比べて違う点のみの説明をし、共通部分につ
いての説明は省略する。

まず第８図における転送バス６ａの構成を第５図に示す
。ここでは、前述の実施例にアドレスラインが追加され
ている。このアドレスラインはフレームメモリ２°−１
〜２゛−ｎを転送バス６ａを介して読み出す際、ＤＭＡ
プロセッサ７より各フレームメモリにアドレス供給する
ものである。

第７図は他の実施例のフレームメモリの内部の詳細ブロ
ック図であり、アドレスデータをマルチプレクサするマ
ルチプレクサ２２の入力として、ＣＰＵバス５と転送バ
ス６ａのアドレスラインが供給されており、マルチプレ
クサ２２によりどちらかが選択されて出力されるように
構成されている。

以上のように、この第２の実施例では、第８図に示すよ
うにＤＭＡプロセッサ７より転送バス６ａ上にアドレス
を供給する。このとき、メモリブロック２１に与えられ
るアドレスは、アドレスジェネレータ２８からではなく
、第９図に示すＤＭＡプロセッサ７のアドレス生成部５
３から与えられる。ＤＭＡプロセッサ７のアドレス生成
部５３は、転送バス６ａの５ＹＮＣ信号を入力するタイ
ミングコントローラ５１によって、タイミングを合わせ
てアドレス信号を出力する。さらに、アドレス生成部５
２よりのアドレスは、フレームメモリ２−１〜２°−ｎ
のうち、入力に設定されているフレームメモリのアドレ
スとしてＣＰＵバス５に供給される。

このようにして、フレームメモリのそれぞれは、画像デ
ータの出力を転送バス６ａを介して行い、画像データの
入力をＣＰＵバス５を介して行うことができる。そして
、転送バス６ａ上のデータラインに出力された重畳合成
データは、ＤＭＡプロセッサ７のデータ処理部５４に入
力されて、補間処理やその他の画像処理が施されてＣＰ
Ｕバス５のデータ線を介してメモリ２″−１〜２゛ｎの
いずれかに書き込まれる。なお、ここでアドレス生成部
５２．５３は常に同じ演算を行うわけではないので、画
像の拡大、縮小、回転等のアドレス演算はアドレス生成
部５２．５３の制御により可能となる。

さらに捕捉すると、ＤＭＡプロセッサ７が転送バス６ａ
に出力するアドレスは、フレームメモリからデータの読
出しを行う前に各メモリに与えられて、転送コントロー
ラ１の働きにより、転送バス６ａのデータラインには重
畳データが出力されることになる。

さらに、これら第１と第２の実施例において、レジスタ
１１のすべてにある特定のフレームメモリの番号を書き
込めば、１つの画像のみの転送を行うことが可能である
。

さらに、重畳合成された画像データの内、マスクビット
に相当する画素が“０”の時は、フレームメモリへの書
込みを禁止する機能を、各フレームメモリが有している
ようにしても良い。この場合、各フレームメモリの重畳
の優先順位の低い順に、ある特定の入力用フレームメモ
リに対して転送することにより、画像データを優先順に
重畳することができる。

以上説明したように本実施例によれば、複数のフレーム
メモリに共通に接続された画像データの転送用のバスを
設け、画像データの１画素の転送毎に画素出力の許可信
号をフレームメモリに与えることにより、画像の多面重
畳を高速、かつ１つのバスにより転送することができる
。

また、本実施例によれば、データ転送の専用バスを設け
、さらにそれらデータの転送や重ね合せ順位などを制御
する転送制御部を設けることにより、高速にデータの転
送や合成などができ、しかも多数のデータを転送して重
畳する場合でも、１度のデータ転送で重畳できる。

［発明の効果コ 以上説明したように本発明によれば、データ転送の専用
バスを設け、さらにそれらデータの転送や重ね合せ順位
などを制御する転送制御部を設けることにより、高速に
データの転送や合成などができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の画像処理システムの各
メモリのバス接続を示すブロック図、第２図は実施例の
転送コントローラの概略構成を示す図、 第３図はプライオリティエンコーダの入出力データの真
理値を示す図、 第４図及び第５図は実施例の転送バスの信号線を示す図
、 第６図と第７図は各フレームメモリの内部構成を示す図
、 第８図は本発明の第２実施例の画像処理システムの各メ
モリのバス接続を示すブロック図、そして である。 図中、ｌ・・・転送コントローラ、２−１〜２−ｎ・・
・フレームメモリ、３・・・Ｄ／Ａコンバータ、４・・
・モニタ、５・・・ＣＰＵバス、６．６８・・・転送バ
ス、７・・・ＤＭＡプロセッサ、１１・・・レジスタ、
１２−１〜１２−ｎ、１４・・・セレクタ、１３・・・
プライオリティエンコーダ、１５．２７・・・コンパレ
ータ、１６・・・レジスタ、１７・・・データレジスタ
、１８・・・＋１回路、２１・・・メモリブロック、２
２．２３・・・マルチプレクサ、２４・・・双方向バッ
ファ、２５・・・出力回路、２６・・・番号レジスタ、
２８・・・アドレスジェネレータ、５１・・・タイミン
グコントローラ、５２．５３・・・アドレス生成部、５
４・・・データ処理部である。 第９図はＤＭＡプロセッサの内部構成を示す図第 図 図 第 図 第 図

Claims (3)

【特許請求の範囲】
1. （１）共通のデータ転送バスに接続された複数のメモリ
   間でデータの転送を制御するデータ転送制御回路であつ
   て、 データの転送が実行される各メモリ特定する特定情報及
   び各メモリの重畳する優先順位を記憶する記憶手段と、 該記憶手段に記憶されている優先順位をもとに最優先の
   メモリを順次選択する選択手段と、該選択手段により選
   択されたメモリよりデータを読出し、前記データ転送バ
   スを介して他のメモリに前記データを転送する転送手段
   とを備えることを特徴とするデータ転送制御回路。
2. （２）前記メモリのそれぞれは、データの出力の可否を
   記憶するマスク情報を有し、前記転送手段は前記マスク
   情報及び前記優先順位に従つて対応するメモリへ出力許
   可信号を出力し、前記転送バスを介して所定のメモリを
   入力モードに設定してデータを転送するようにしたこと
   を特徴とする請求項第１項に記載のデータ転送制御回路
   。
3. （３）前記転送バス上に読み出しアドレスを出力するＤ
   ＭＡ制御手段を更に含み、前記転送バス上の重畳された
   データを入力して、他のバスより重畳データを所定のメ
   モリに転送するようにしたことを特徴とする請求項第１
   項に記載のデータ転送制御回路。