JPS59222888A - 映像表示装置 - Google Patents
映像表示装置Info
- Publication number
- JPS59222888A JPS59222888A JP58098923A JP9892383A JPS59222888A JP S59222888 A JPS59222888 A JP S59222888A JP 58098923 A JP58098923 A JP 58098923A JP 9892383 A JP9892383 A JP 9892383A JP S59222888 A JPS59222888 A JP S59222888A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はラスタ走査型の映像表示装置に関し、特に該
装置の表示用メモリに対するアドレス発生の制御に関す
るものである。
装置の表示用メモリに対するアドレス発生の制御に関す
るものである。
一般的にこの種の装置として第１図に示すものがある。
図において、１は装置全体を制御するＣＰＵ、２はこの
ＣＰＵＩより出力されるアドレスバス、３はｃｐｕｉよ
り入出力されるデータバス、４は表示する情報を記憶す
るビデオメモリ （に）、下ＶＲＡＭと略す）、５はラ
スタに同期してＶＲＡＭ４の情報を読み出すためのビデ
オメモリアドレスカウンタ、６はこのアドレスカウンタ
５より出力されるビデオメモリアドレスバス、７はアド
レスバス２とビデオメモリアドレスバス６のアドレスを
切り換えるマルチプレクサ、８はＣＰＵＩによってＶＲ
ＡＭ４の内容の読み出し、変更を行うためのデータパス
パソフプ、９はＶＲＡＭ４より出力される表示用データ
、１０は並列にＶＲＡＭ４より出力される表示用データ
９を、ラスタのタイミングにあわせて直列信号に変換す
るビデオ信号コントローラ、１１はこのビデオ信号コン
トローラ１０より出力されるビデオ信号、１２は表示用
クロック発生器、１３は表示用クロック、１４は表示装
置の同期信号発生器、１５は同期信号、１６はＶＲＡＭ
４の内容を表示するテスク走査型表示装置（以下ＣＲＴ
と略す）である。
ＣＰＵＩより出力されるアドレスバス、３はｃｐｕｉよ
り入出力されるデータバス、４は表示する情報を記憶す
るビデオメモリ （に）、下ＶＲＡＭと略す）、５はラ
スタに同期してＶＲＡＭ４の情報を読み出すためのビデ
オメモリアドレスカウンタ、６はこのアドレスカウンタ
５より出力されるビデオメモリアドレスバス、７はアド
レスバス２とビデオメモリアドレスバス６のアドレスを
切り換えるマルチプレクサ、８はＣＰＵＩによってＶＲ
ＡＭ４の内容の読み出し、変更を行うためのデータパス
パソフプ、９はＶＲＡＭ４より出力される表示用データ
、１０は並列にＶＲＡＭ４より出力される表示用データ
９を、ラスタのタイミングにあわせて直列信号に変換す
るビデオ信号コントローラ、１１はこのビデオ信号コン
トローラ１０より出力されるビデオ信号、１２は表示用
クロック発生器、１３は表示用クロック、１４は表示装
置の同期信号発生器、１５は同期信号、１６はＶＲＡＭ
４の内容を表示するテスク走査型表示装置（以下ＣＲＴ
と略す）である。
次に動作について説明する。第１図におけるＶＲＡＭ４
の記憶情報の論理的配置と、上記記憶債報のＣＲＴ画面
上の物理的配置との相関の一例を第２図と第３図とにそ
れぞれ示す。第１図のＶＲＡＭ４には、第２図に示すよ
うに０番地から（ｍ−１）Ｘｎ番地まで整然と表示情報
が収まっている。ひとつの番地の情報、即ち１ワードは
Ｗビ・ノドで構成され、１ビツトは、この例ではＣＲＴ
上の１画素に相当する。そて１画面を表示するためには
、ラスタの走査にあわせてＶＲＡＭ４の内容を読み出し
、読み出したデータを第３図に示すように並べることが
必要となる。ここで、ビデオメモリアドレスカウンタ５
はＶＲＡＭ４の内容を順次読み出すため、第４図に示す
ようにＯ番地から（ｍｌ）ｘｎ番地までを１ずつ増加さ
せながら出力することをくり返すことにより、画面が構
成できるようなＶＲＡＭアドレス方式をとっている。
の記憶情報の論理的配置と、上記記憶債報のＣＲＴ画面
上の物理的配置との相関の一例を第２図と第３図とにそ
れぞれ示す。第１図のＶＲＡＭ４には、第２図に示すよ
うに０番地から（ｍ−１）Ｘｎ番地まで整然と表示情報
が収まっている。ひとつの番地の情報、即ち１ワードは
Ｗビ・ノドで構成され、１ビツトは、この例ではＣＲＴ
上の１画素に相当する。そて１画面を表示するためには
、ラスタの走査にあわせてＶＲＡＭ４の内容を読み出し
、読み出したデータを第３図に示すように並べることが
必要となる。ここで、ビデオメモリアドレスカウンタ５
はＶＲＡＭ４の内容を順次読み出すため、第４図に示す
ようにＯ番地から（ｍｌ）ｘｎ番地までを１ずつ増加さ
せながら出力することをくり返すことにより、画面が構
成できるようなＶＲＡＭアドレス方式をとっている。
そして画面表示内容の変更は、ＣＰＵＩよりアドレスバ
ス２．データバス３を介して、ＶＲＡＭ４の内容を変更
することにより行われ、変更個所に相当する画素が変化
する。
ス２．データバス３を介して、ＶＲＡＭ４の内容を変更
することにより行われ、変更個所に相当する画素が変化
する。
従来の方式では以上のように構成されているので、多数
の表示情報を同一画面上に表示する場合、ＣＰＵＩによ
りＶＲＡＭ４の内容を編集しなおす操作が必要で、その
処理に時間がかかり、同一画面において個別の表示情報
単位で追加、削除をすることが難しいという欠点があっ
た。
の表示情報を同一画面上に表示する場合、ＣＰＵＩによ
りＶＲＡＭ４の内容を編集しなおす操作が必要で、その
処理に時間がかかり、同一画面において個別の表示情報
単位で追加、削除をすることが難しいという欠点があっ
た。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、ビデオメモリに同一画面上に表示
される情報を小画面単位で記憶し、かつ該小画面が画面
上の所望の位置にかつ所望の状態で表示されるよう上記
ビデオメモリの内容を不連続的に読み出せるような読出
しアドレス発生手段をハードウェアで構成することによ
り、表示内容を高速に切り換えることができ、また多数
の表示内容の重ね合せ１画面型位での追加、削除を行う
ことができる映像表示制御装置を提供することを目的と
している。
めになされたもので、ビデオメモリに同一画面上に表示
される情報を小画面単位で記憶し、かつ該小画面が画面
上の所望の位置にかつ所望の状態で表示されるよう上記
ビデオメモリの内容を不連続的に読み出せるような読出
しアドレス発生手段をハードウェアで構成することによ
り、表示内容を高速に切り換えることができ、また多数
の表示内容の重ね合せ１画面型位での追加、削除を行う
ことができる映像表示制御装置を提供することを目的と
している。
以下、本発明の一実施例を図について説明する。
第５図は本発明の一実施例による映像表示装置の読出し
アドレス発生手段５０の構成図を示し、これは上記第１
図のビデオメモリアドレスカウンタ５に相当するもので
ある。
アドレス発生手段５０の構成図を示し、これは上記第１
図のビデオメモリアドレスカウンタ５に相当するもので
ある。
この読出しアドレス発生手段５０において、１８はクロ
ック人力１７に同期して動作する画面水平方向カウンタ
、１９はこの水平方向カウンタ１８より出力されるカウ
ンタ出力ＨＯ〜Ｈｍ、２０ば画面垂直方向カウンタ、２
１はこの垂直方向カウンタ２０より出力されるカウンタ
出力Ｖｏ〜■ｎ、２２は水平方向の始動座標を指定する
Ｘ軸始動アドレスレジスタ、２３は水平方向の終了座標
を指定するＸ軸終了アドレスレう・スフ、２４は垂直方
向の始動座標を指定するＹ軸始動アドレスレジスタ、２
５は垂直方向の終了座標を指定するＹ軸終了アドレスレ
ジスタ、２６は水平方向カウンタ１８のカウンタ出力Ｈ
Ｏ〜Ｈｍ１９とＸ軸始動又は終了アドレスレジスタ２２
又は２３とを比較する（ｍ＋１）ビットのディジタルコ
ンパレータ、２７ば垂直方向カウンタ２０のカウンタ出
力■０〜Ｖ ｎ ２１とＹ軸始動又は終了アドレスレジ
スタ２４又は２５とを比較する（ｎ＋１）ビットのディ
ジタルコンパレータ、２８は複数の画面情報を重ね合せ
たときの優先度を指定するレジスタ、２９は表示画面優
先度を決定するエンコーダ、３０は優先度指定の信号、
３１はこの優先度指定信号３０により１個だけ選択され
、画面情報の入っているＶＲＡＭ４の先頭番地を指定す
るベースアドレスポインタ、３２は水平方向カウンタ１
８及び垂直方向カウンタ２０のそれぞれのカウンタ出力
Ｈｏ−Ｈｍ１９及び■０〜Ｖｎ２１と、ペースアドレス
ポインタ３１の出力とを加算する加算器、３３は実際に
参照されるＶＲＡＭ４のアドレスである。
ック人力１７に同期して動作する画面水平方向カウンタ
、１９はこの水平方向カウンタ１８より出力されるカウ
ンタ出力ＨＯ〜Ｈｍ、２０ば画面垂直方向カウンタ、２
１はこの垂直方向カウンタ２０より出力されるカウンタ
出力Ｖｏ〜■ｎ、２２は水平方向の始動座標を指定する
Ｘ軸始動アドレスレジスタ、２３は水平方向の終了座標
を指定するＸ軸終了アドレスレう・スフ、２４は垂直方
向の始動座標を指定するＹ軸始動アドレスレジスタ、２
５は垂直方向の終了座標を指定するＹ軸終了アドレスレ
ジスタ、２６は水平方向カウンタ１８のカウンタ出力Ｈ
Ｏ〜Ｈｍ１９とＸ軸始動又は終了アドレスレジスタ２２
又は２３とを比較する（ｍ＋１）ビットのディジタルコ
ンパレータ、２７ば垂直方向カウンタ２０のカウンタ出
力■０〜Ｖ ｎ ２１とＹ軸始動又は終了アドレスレジ
スタ２４又は２５とを比較する（ｎ＋１）ビットのディ
ジタルコンパレータ、２８は複数の画面情報を重ね合せ
たときの優先度を指定するレジスタ、２９は表示画面優
先度を決定するエンコーダ、３０は優先度指定の信号、
３１はこの優先度指定信号３０により１個だけ選択され
、画面情報の入っているＶＲＡＭ４の先頭番地を指定す
るベースアドレスポインタ、３２は水平方向カウンタ１
８及び垂直方向カウンタ２０のそれぞれのカウンタ出力
Ｈｏ−Ｈｍ１９及び■０〜Ｖｎ２１と、ペースアドレス
ポインタ３１の出力とを加算する加算器、３３は実際に
参照されるＶＲＡＭ４のアドレスである。
次に動作について説明する。第５図において水平方向カ
ウンタ１８．垂直方向カウンタ２０は、第１図における
ビデオメモリアドレスカウンタ５と同じ動作をして、第
４図に示したような順序でカウント値、即ちアドレスＨ
Ｏ〜Ｈｍ１９及びＶｏ−Ｖｎ２１を出力する。ディジタ
ルコンパレータ２６，２７は、ひとつの画面単位毎に、
始動座標（Ｘｓｐ、 Ｙｓｐ） 、終了座標（Ｘｅｐ、
Ｙｅｐ）、（但し、ｐ≧１）で指定されたレジスタの
値と上記カウンタ出力Ｈｏ−Ｈ’ｍｌ ９．Ｖｏ〜Ｖｎ
２１とを比較し、Ｘ軸、Ｙ軸単位で始動点と終了点とを
検出する。そしてこれらのコンパレータ２６，２７の出
力は優先順位エンコーダ２９へ送られ、画面の各位置で
の表示すべき画面を決定する。ベースアドレスポインタ
３１は優先順位エンコーダ２９の出力により、表示する
画面に相当する側の１個だけが選択され、該選択された
ベースアドレスポインタ３１の出力とカウンタ出力Ｈｏ
−Ｈｍ １９、及びＶｏ〜Ｖｎ２１のオフセット値と
の加算により、ＶＲＡＭ４の実アドレス３３が出力され
る。第６図及び第７図にこのような動作によって第１．
第２の画面を同一画面上に重ねて表示する場合の様子を
示す。複数の画面情報器よ、画面単位で第６図のように
ＶＲＡＭ４内に記憶されており、第１の画面及び第２の
画面のうち、どちらかが優先順位エンコーダ２９の出力
によりベースアドレスポインタ３１を介して選択され、
第７図の画面上に出力される。第６図及び第７図は第１
の画面の内容が表示される例を斜線で示している。又、
ＶＲＡＭアドレスの変化は第８図に示すように、（ａ＋
２）番地からｂ番地へとハードウェア的に切り換えられ
、これにより第１の画面から第２の画面へと切り換えら
れる様子を示している。
ウンタ１８．垂直方向カウンタ２０は、第１図における
ビデオメモリアドレスカウンタ５と同じ動作をして、第
４図に示したような順序でカウント値、即ちアドレスＨ
Ｏ〜Ｈｍ１９及びＶｏ−Ｖｎ２１を出力する。ディジタ
ルコンパレータ２６，２７は、ひとつの画面単位毎に、
始動座標（Ｘｓｐ、 Ｙｓｐ） 、終了座標（Ｘｅｐ、
Ｙｅｐ）、（但し、ｐ≧１）で指定されたレジスタの
値と上記カウンタ出力Ｈｏ−Ｈ’ｍｌ ９．Ｖｏ〜Ｖｎ
２１とを比較し、Ｘ軸、Ｙ軸単位で始動点と終了点とを
検出する。そしてこれらのコンパレータ２６，２７の出
力は優先順位エンコーダ２９へ送られ、画面の各位置で
の表示すべき画面を決定する。ベースアドレスポインタ
３１は優先順位エンコーダ２９の出力により、表示する
画面に相当する側の１個だけが選択され、該選択された
ベースアドレスポインタ３１の出力とカウンタ出力Ｈｏ
−Ｈｍ １９、及びＶｏ〜Ｖｎ２１のオフセット値と
の加算により、ＶＲＡＭ４の実アドレス３３が出力され
る。第６図及び第７図にこのような動作によって第１．
第２の画面を同一画面上に重ねて表示する場合の様子を
示す。複数の画面情報器よ、画面単位で第６図のように
ＶＲＡＭ４内に記憶されており、第１の画面及び第２の
画面のうち、どちらかが優先順位エンコーダ２９の出力
によりベースアドレスポインタ３１を介して選択され、
第７図の画面上に出力される。第６図及び第７図は第１
の画面の内容が表示される例を斜線で示している。又、
ＶＲＡＭアドレスの変化は第８図に示すように、（ａ＋
２）番地からｂ番地へとハードウェア的に切り換えられ
、これにより第１の画面から第２の画面へと切り換えら
れる様子を示している。
このような本実施例装置では、２つの小画面を同一画面
上に表示する際、従来のようにＣＰＵＩによってＶＲＡ
Ｍ４の内容を繍集しなおすという操作が不要になり、処
理時間は著しく短縮される。
上に表示する際、従来のようにＣＰＵＩによってＶＲＡ
Ｍ４の内容を繍集しなおすという操作が不要になり、処
理時間は著しく短縮される。
また、簡単にしかも高速に小画面単位でこれを画面へ追
加したり、削除したりすることができる。
加したり、削除したりすることができる。
なお、上記実施例では、画面単位を２種類とし、ハック
グランドの指定もしていないが、画面単位は座標指定レ
ジスタ２２〜２５．コンパレータ２６．２７．ベースア
ドレスポインタ３１を増やせば、それらの数に応じてさ
らに多数のものが設定可能である。
グランドの指定もしていないが、画面単位は座標指定レ
ジスタ２２〜２５．コンパレータ２６．２７．ベースア
ドレスポインタ３１を増やせば、それらの数に応じてさ
らに多数のものが設定可能である。
以上のように、ラスク走査型の映像表示装置において同
一画面上に表示される情報を小画面単位でＶＲＡＭに記
憶し、該ＶＲＡＭの内容を不連続的に読み出せる読出し
アドレス発生手段をハードウェアで構成したので、高速
な画面の切り換えができ、小画面情報どうしの重ね合せ
処理の高速化、小画面での追加、削除の高速化が実現で
きる効果がある。
一画面上に表示される情報を小画面単位でＶＲＡＭに記
憶し、該ＶＲＡＭの内容を不連続的に読み出せる読出し
アドレス発生手段をハードウェアで構成したので、高速
な画面の切り換えができ、小画面情報どうしの重ね合せ
処理の高速化、小画面での追加、削除の高速化が実現で
きる効果がある。
第１図は一般的な映像表示装置の構成図、第２図は従来
の映像表示装置のビデオメモリの記憶情報の論理的配置
を示す図、第３図は第２図の記憶情報のＣＲＴ画面上に
おける物理的配置を示す図、第４図は従来の同装置にお
けるビデオアドレス信号を示す図、第５図はこの発明の
一実施例による映像表示装置の読出しアドレス発生手段
の構成図、第６図は該装置のビデオメモリ」二の画面情
報の配置を示す図、第７図は該装置における画面情報の
画面上の配置を示す図、第８図は該装置のビデオアドレ
ス信号−を示す図である。 ４・・・ビデオメモリ、５ｏ・・・読出しアドレス発生
手段。 代理人 大岩増雄 第１図 第２図 第３図 第４図 第６図 第８図 ａ Ｑ＋ｌ ａ＋２ ｂ ｂ＋１ ｂ−２−
−−−−郭櫃面 １鴻２嶋光
の映像表示装置のビデオメモリの記憶情報の論理的配置
を示す図、第３図は第２図の記憶情報のＣＲＴ画面上に
おける物理的配置を示す図、第４図は従来の同装置にお
けるビデオアドレス信号を示す図、第５図はこの発明の
一実施例による映像表示装置の読出しアドレス発生手段
の構成図、第６図は該装置のビデオメモリ」二の画面情
報の配置を示す図、第７図は該装置における画面情報の
画面上の配置を示す図、第８図は該装置のビデオアドレ
ス信号−を示す図である。 ４・・・ビデオメモリ、５ｏ・・・読出しアドレス発生
手段。 代理人 大岩増雄 第１図 第２図 第３図 第４図 第６図 第８図 ａ Ｑ＋ｌ ａ＋２ ｂ ｂ＋１ ｂ−２−
−−−−郭櫃面 １鴻２嶋光
Claims (1)
- （１） ラスタ走査型の映像表示装置において、同一
画面上に表示される情報を小画面単位で記憶するビデオ
メモリと、各小画面が画面上の所望の位置にかつ所望の
状態で表示されるよう上記ビデオメモリの内容を不連続
的に読み出すためのアドレスを発生する読出しアドレス
発生手段とを備え、同一画面上に複数の小画面を表示す
るようにしたことを特徴とする映像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098923A JPS59222888A (ja) | 1983-06-01 | 1983-06-01 | 映像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098923A JPS59222888A (ja) | 1983-06-01 | 1983-06-01 | 映像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59222888A true JPS59222888A (ja) | 1984-12-14 |
Family
ID=14232643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098923A Pending JPS59222888A (ja) | 1983-06-01 | 1983-06-01 | 映像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59222888A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230190A (ja) * | 1985-04-03 | 1986-10-14 | 松下電器産業株式会社 | マルチウインド表示用メモリ装置 |
| JPS6225785A (ja) * | 1985-07-26 | 1987-02-03 | アルプス電気株式会社 | マルチウインドウの表示制御処理方式 |
| JPS62127885A (ja) * | 1985-11-29 | 1987-06-10 | ジーイー横河メディカルシステム株式会社 | 画像表示装置 |
| JPS62254180A (ja) * | 1986-04-28 | 1987-11-05 | 株式会社日立製作所 | 文字図形表示装置 |
-
1983
- 1983-06-01 JP JP58098923A patent/JPS59222888A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230190A (ja) * | 1985-04-03 | 1986-10-14 | 松下電器産業株式会社 | マルチウインド表示用メモリ装置 |
| JPS6225785A (ja) * | 1985-07-26 | 1987-02-03 | アルプス電気株式会社 | マルチウインドウの表示制御処理方式 |
| JPS62127885A (ja) * | 1985-11-29 | 1987-06-10 | ジーイー横河メディカルシステム株式会社 | 画像表示装置 |
| JPS62254180A (ja) * | 1986-04-28 | 1987-11-05 | 株式会社日立製作所 | 文字図形表示装置 |
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