JPS61260340A - ブロツク転送制御部 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリシステムを有する情報処理装置において
、メモリ間でのデータブロックの転送制御方式に関する
。

（従来の技術） 従来、メモリ上のデータをブロック転送する場合には、
連続するアドレスをもつデータブロックに対してダイレ
クトメモリアクセス（ＤＭＡ）コントローラを採用し、
ＣＰＵを介さずにメモリとメモリとの間でデータ転送が
実現されている。従来技術によれば、不連続なアドレス
のデータブロックを転送する場合には、ＣＰＵで読出し
／書込みアドレスを管理し、ＣＰＵを介して転送するか
、あるいはアドレスの連続するブロックのみをＤＭＡ方
式で転送し、その後でＣＰＵに制御を返して再度、ＤＭ
Ａコントローラを起動する方式が試みられている。

（発明が解決しようとする問題点） 上述した従来技術によれば、メモリ空間上の特定の部分
にあって連続していないアドレスのデータブロックに格
納されたデータをメモリ間で転送しようとする場合には
、ＣＰＵでデータ転送を制御する必要がある丸め、デー
タの転送速度が低下し、ＣＰＵの処理効率が低下すると
いう欠点がある。現在のようにメモリが大容量化して大
きなブロックの転送を必要とする場合には、斯か゛る欠
点は著しい性能の低下をきたすという問題を起す。

本発明の目的は、ＤＭＡコントロール機能を拡張して連
続していないアドレスを有するメモリ間でＣＰＵを介す
ことなくブロック転送を可能化することＫより上記欠点
を除去し、ＣＰＵの処理効率をさげることなくデータ転
送できるように構成したメモリ間のブロック転送制御方
式を提供することにある。

（問題点を解決するための手段） 本発明によるブロック転送制御部は、一対のパラメータ
レジスタ群と、一対のアドレスカウンタと　読出し／書
込みアドレスレジスタと、アドレスコンパレータと、一
対のワードカウンタと、一対のアドレス加算器と、信号
発生部と、データレジスタとを具備し、メモリ上でアド
レスが連続していない特定データブロックに対し、読出
しメモリ番地および書込みメモリ番地を連続して発生さ
せることができるように構成したものである。

一対のパラメータレジスタ群は、スタートアドレス、転
送ワード幅、エンドアドレス、およびアドレススキップ
幅を格納しておくためのものである。

一対のアドレスカウンタは、対応スるスタートアドレス
をパラメータレジスタ群から出力して格納するためのも
のである。

読出し、／書込みアドレスカウンタハ、一対ノアドレス
カウンタの内容によシ読出し／書込みアドレスを指定す
るためのものである。

アドレスカンタレータハ、エンドアドレスと、読出し側
でのアドレスカウンタの内容とを比較するためのもので
ある。

一対のワードカウンタは、転送ワード幅を対応するパラ
メータレジスタ群から出力して格納するためのものであ
る。

一対のアドレス加算器は、アドレススキップ幅を対応す
るパラメータレジスタ群から出力して格納するとともに
１対応するアドレスカウンタの内容に応じて対応するワ
ードカウンタの内容を決定するためのものである。

信号発生部は、一対のワードカウンタの出力およびアド
レスコンパレータの出力によ＃）ＤＭＡ制御を行い、一
対のアドレス加算器にそれぞれ演算指示を与えるための
ものである。

データレジスタは、読出し／書込みアドレスレジスタの
指示によシ、メモリ間で転送されるデータを一時的に格
納しておくためのものでおる。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明によりメモリ間のブロック転送制御方
式を実現するブロック転送制御部の一実施例を示すブロ
ック図である。第１図において、ブロック転送制御部は
Ｉ１０バッファ１１．１２と、パラメータレジスタ群２
１．２２と、データレジスタ３と、タイミング／コント
ロール信号発生部４と、アドレス加算器５１．５２と、
アドレスカウンタ６１．６２と、ワードカウンタ７１゜
７２と、読出しアドレスレジスタ８と、書込みアドレス
レジスタ９と、アドレスコンパレータ１０とによって構
成される。パラメータレジスタ群２１．２２と、アドレ
ス加算器５１．５２と、アドレスカウンタ６１　．６２
と、ワードカウンタ７１．７２とは読出し／書込みアド
レスについて２系統が用意され、同一の機能ブロック構
成のものである。パラメータレジスタ群２１，２２１Ｃ
ｊってそれぞれスタートアドレスレジスタ２１１　。

２２１、転送ワード幅しジセタ２１２，２２２、エンド
アドレスレジスタ２１ｉ＄、２２１Ｓ、ならびにアドレ
ススキップ幅レジスタ２１４．２２４１−備え、それぞ
れの情報を設定してＤＭＡ転送を実行する。

最初に、パラメータレジスタ群２１において設定された
スタートアドレスならびに転送ワード幅をそれぞれアド
レスカウンタ６１ならびにワードカウンタ７１にロード
し、タイミング制御用の信号発生部４の制御信号に同期
して読出しアドレスレジスタ８より読出したアドレスを
アドレスバス１０１に送出し、メモリ（図示し、ていな
い）よシテータバス１０２を介してデータを読出してデ
ータレジスタ３に格納した後、同様にして書込みアドレ
スレジスタ９のアドレスに切換え、切換えられたアドレ
スで指定されるメモリアドレスにデータレジスタ３から
データを転送して一回の転送を終了する。−回の転送を
終了すると、アドレスカウンタ６１の内容は増分されて
ワードカウンタ７１の内容は減分される。その後、同様
のデータ転送がメモリ間で実行される。

次に、ワードカウンタ７１の内容が零になり、その後の
転送でアドレスをスキップする動作について説明する。

ワードカウンタＴ１の内容の０検出信号をタイミング／
コントロール信号発生部４で検出すると検出された信号
に同期してアドレスカウンタ６１の内容ドアドレススキ
ップ幅レジスタ２１４の内容とから次のメモリアドレス
をアドレス加算器５１で算出し、アドレスカウンタ６１
にロードしておく。ワードカウンタ７１には、この間に
アドレス転送幅レジスタ２１４の内容を再び設定してお
く。同様の動作は、書込み側のアドレス加算器５２につ
いても実行される。このようなアドレス加算は、メモリ
とメモリとの間の転送の場合、次のようにして行われる
。すなわち、読出し側のアドレスを出力しているサイク
ルに書込み側のアドレ、スに対して加算が実行され、書
込み側のアドレスを出力しているサイクルで読出し側の
アドレスに対して加算が実行される。このようにして、
アドレスカウンタ６１．６２に設定されたアドレスによ
って同様にしてデータ転送が繰返され、アドレスをスキ
ップするようなデータブロックで一つのＤＭＡブロック
転送命令を実行して高速に転送を終了する。アドレスコ
ンパレータ１０では、ブロック転送がすべて終了した旨
を検出すると、エンドアドレスレジスタ２１３の内容と
アドレスカウンタ６１の内容との一致を検出してタイミ
ング／コントロール信号発生部４にＤＭＡの終了を通知
する。

第２図は、本発明によ！０ＤＭＡを実際に利用したブロ
ック転送におけるメモリ空間の実例を示す説明図である
。第２図において、メモリ空間（Ａ）１１０上に存在す
る転送データブロック１２０をメモリ空間（Ｂ）１３Ｏ
上に転送する場合には、転送データブロック１２０は連
続するアドレスで構成されていないデータであシ、Ａ番
地からＢ番地までのデータを転送した後ＶｃＣ番地に飛
んでデータを転送する必要がある。このようなとき、本
発明によジスタートアドレスレジスタ２１１゜２２１と
、転送ワード幅レジスタ２１２．２２２と、エンドアド
レスレジスタ２１３．２２５と、アドレススキップ幅レ
ジスタ２１４，２２４．！：のパラメータを設定してメ
モリ間の転送を起動することにより、データブロックの
みを連続的に転送できる。

（発明の効果） 以上説明したように本発明は、ＤＭＡコントロール機能
を拡張して連続していないアドレスを有するメモリ間で
ＣＰＵを介すことなくブロック転送を可能とすることに
よシ、転送速度が向上できるとともに、システム処理効
率が向上できるという効果がある。

【図面の簡単な説明】

第１図は、本発明によるブロック転送制御部の一実施例
を示すブロック図である。 第２図は１第１図によるブロック転送制御で使用される
メモリ空間を示す説明図である。 １１．１１２−・・Ｉ１０バッファ ２１．２２・・・パラメータレジスタ群３・・・データ
レジスタ ４・拳・信号発生部 ５１．５２・φ・アドレス加算器 ８１．６２・・・アドレスカウンタ ７１．７２・・・ワードカウンタ ８．９・・・アドレスレジスタ １０・・・アドレスコンパレータ ２１１〜２１４．２２１〜１１２４・・−パラメータレ
ジスタ １０１〜１０３−・Ｑ信号バス １１０．１２０，１３０．１４０・・・メそり空間

Claims (1)

【特許請求の範囲】
1. スタートアドレス、転送ワード幅、エンドアドレス、お
   よびアドレススキップ幅を格納しておくための一対のパ
   ラメータレジスタ群と、前記スタートアドレスを対応す
   る前記パラメータレジスタ群から出力して格納するため
   の一対のアドレスカウンタと、前記一対のアドレスカウ
   ンタの内容により読出し／書込みアドレスを指定するた
   めの読出し／書込みアドレスレジスタと、前記エンドア
   ドレスと読出し側での前記アドレスカウンタの内容とを
   比較するためのアドレスコンパレータと、前記転送ワー
   ド幅を対応する前記パラメータレジスタ群から出力して
   格納するための一対のワードカウンタと、前記アドレス
   スキップ幅を対応する前記パラメータレジスタ群から出
   力して格納するとともに、対応する前記アドレスカウン
   タの内容に応じて対応する前記ワードカウンタの内容を
   決定するための一対のアドレス加算器と、前記一対のワ
   ードカウンタの出力および前記アドレスコンパレータの
   出力によりＤＭＡ制御を行い、前記一対のアドレス加算
   器にそれぞれ演算指示を与えるための信号発生部と、前
   記読出し／書込みアドレスレジスタの指示によりメモリ
   間で転送されるデータを一時的に格納しておくためのデ
   ータレジスタとを具備し、メモリ上でアドレスが連続し
   ていない特定データブロックに対して読出しメモリ番地
   および書込みメモリ番地を連続して発生させることがで
   きるように構成したことを特徴とするブロック転送制御
   部。