JPS629437A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS629437A JPS629437A JP60147746A JP14774685A JPS629437A JP S629437 A JPS629437 A JP S629437A JP 60147746 A JP60147746 A JP 60147746A JP 14774685 A JP14774685 A JP 14774685A JP S629437 A JPS629437 A JP S629437A
- Authority
- JP
- Japan
- Prior art keywords
- block
- buffer memory
- microinstruction
- memory
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、大容量メモリからバッファメモリにロードし
たマイクロプログラムの一部をバッファメモリ上で実行
するバッファメモリ方式のマイクロプログラム制御装置
に関する。
たマイクロプログラムの一部をバッファメモリ上で実行
するバッファメモリ方式のマイクロプログラム制御装置
に関する。
本発明は、バッファメモリ方式のマイクロプログラム制
御装置において、 バッファメモリとして、マイクロプログラムの一部をブ
ロック単位に保持する複数のブロックからなる第１のバ
ッファメモリと、関連する１ブロック分のマイクロ命令
を保持する第２のバッファメモリの二つを設け、ブロッ
クロード時に関連するもう一つのブロックを先取りする
ことにより、ブロックロード時におけるオーバヘッドを
なべし、処理性能の向上を図ったものである。
御装置において、 バッファメモリとして、マイクロプログラムの一部をブ
ロック単位に保持する複数のブロックからなる第１のバ
ッファメモリと、関連する１ブロック分のマイクロ命令
を保持する第２のバッファメモリの二つを設け、ブロッ
クロード時に関連するもう一つのブロックを先取りする
ことにより、ブロックロード時におけるオーバヘッドを
なべし、処理性能の向上を図ったものである。
マイクロプログラムにより制御される情報処理装置にお
いては、その性能を向上させるために、最近ではマイク
ロプログラムの容量を増加させている。しかし、性能を
向上させるためにはマシンサイクルの短縮や装置価格の
低減なども要求され、−友釣に制御メモリの容量を増加
させることはできない。
いては、その性能を向上させるために、最近ではマイク
ロプログラムの容量を増加させている。しかし、性能を
向上させるためにはマシンサイクルの短縮や装置価格の
低減なども要求され、−友釣に制御メモリの容量を増加
させることはできない。
これらの問題の解決のために、特願昭５５−９０１５４
号公報に記載されたマイクロプログラム制御装置におい
てオーバレイ方式が、また特願昭５７−１５９６号公報
に記載されたマイクロプログラム制御方式においてバッ
ファメモリ方式が提案されている。
号公報に記載されたマイクロプログラム制御装置におい
てオーバレイ方式が、また特願昭５７−１５９６号公報
に記載されたマイクロプログラム制御方式においてバッ
ファメモリ方式が提案されている。
これらの装置は、大容量メモリ上に記憶されたマイクロ
プログラムを複数のブロックに分割し、このブロックを
単位として高速バッファメモリ上にロードし、マイクロ
プログラムの実行は高速バッファメモリ上で行う形態の
ものである。
プログラムを複数のブロックに分割し、このブロックを
単位として高速バッファメモリ上にロードし、マイクロ
プログラムの実行は高速バッファメモリ上で行う形態の
ものである。
ところで、あるオペレーション単位の実行を制御するマ
イクロプログラムは、多くの場合一つのまとまったかた
まりすなわちブロックの中で閉じており、かつある一連
の流れに沿って実行されて行く、上述のような従来の装
置においては、この一つのブロックが非常に大きい場合
、バッファメモリ上へのロード動作は何度も行われる必
要が生ずるが、１回当たりのロード動作には本来のデー
タ転送以外にロード動作の起動時および終了時に各々オ
ーバヘッドとなる時間が必要であり、このオーバヘッド
時間が積み重なって処理時間の増大を招く欠点がある。
イクロプログラムは、多くの場合一つのまとまったかた
まりすなわちブロックの中で閉じており、かつある一連
の流れに沿って実行されて行く、上述のような従来の装
置においては、この一つのブロックが非常に大きい場合
、バッファメモリ上へのロード動作は何度も行われる必
要が生ずるが、１回当たりのロード動作には本来のデー
タ転送以外にロード動作の起動時および終了時に各々オ
ーバヘッドとなる時間が必要であり、このオーバヘッド
時間が積み重なって処理時間の増大を招く欠点がある。
一方、このオーバヘッドＩＲＪの削減のために１回当た
りのロード量を大きくする方法では、このブロックが小
さい場合にはバッファメモリの使用効率を低下させてし
まう欠点がある。
りのロード量を大きくする方法では、このブロックが小
さい場合にはバッファメモリの使用効率を低下させてし
まう欠点がある。
本発明の目的は、上記の欠点を除去することにより、ブ
ロックロード時におけるオーバヘッドをなくし、処理性
能の向上を図ったバッファメモリ方式のマイクロプログ
ラム制御装置を提供することにある。
ロックロード時におけるオーバヘッドをなくし、処理性
能の向上を図ったバッファメモリ方式のマイクロプログ
ラム制御装置を提供することにある。
本発明は、マイクロプログラムが記憶された大容量メモ
リからバッファメモリにロードしたマイクロプログラム
の一部を上記バッファメモリ上で実行するマイクロプロ
グラム制御装置において、上記バッファメモリが、マイ
クロプログラムの一部をブロック単位に保持する複数の
ブロックからなる第１のバッファメモリと、１ブロック
分のマイクロ命令を保持する第２のバッファメモリとか
らなり、上記第１のバッファメモリ上に所望のマイクロ
命令が保持されているかを確認する手段と、上記大容量
メモリ上の上記マイクロプログラムの各ブロックに対応
し各ブロックが関連した別のブロックを指示するための
リンク情報を与える手段と、上記第１および第２のバッ
ファから読出されたマイクロ命令を保持するレジスタと
、上記第１のバッファメモリ上に所望のマイクロ命令が
保持されていないとき、この所望のマイクロ命令を含む
ブロックを上記大容量メモリから上記第１のバッツプメ
モリヘロードする制御手段と、上記リンク情報で指示さ
れるもう一つのブロックを上記大容量メモリから上記第
２のバッファメモリヘロードする制御手段と、これを上
記レジスタへ読出す制御手段とを備えたことを特徴とす
る。
リからバッファメモリにロードしたマイクロプログラム
の一部を上記バッファメモリ上で実行するマイクロプロ
グラム制御装置において、上記バッファメモリが、マイ
クロプログラムの一部をブロック単位に保持する複数の
ブロックからなる第１のバッファメモリと、１ブロック
分のマイクロ命令を保持する第２のバッファメモリとか
らなり、上記第１のバッファメモリ上に所望のマイクロ
命令が保持されているかを確認する手段と、上記大容量
メモリ上の上記マイクロプログラムの各ブロックに対応
し各ブロックが関連した別のブロックを指示するための
リンク情報を与える手段と、上記第１および第２のバッ
ファから読出されたマイクロ命令を保持するレジスタと
、上記第１のバッファメモリ上に所望のマイクロ命令が
保持されていないとき、この所望のマイクロ命令を含む
ブロックを上記大容量メモリから上記第１のバッツプメ
モリヘロードする制御手段と、上記リンク情報で指示さ
れるもう一つのブロックを上記大容量メモリから上記第
２のバッファメモリヘロードする制御手段と、これを上
記レジスタへ読出す制御手段とを備えたことを特徴とす
る。
本発明は、互いに関連した二つのマイクロ命令ブロック
をリンク情報によりリンクさせておき、あるブロックの
ブロックロードを行うとき、確認手段、リンク情報手段
、レジスタおよびロード制御手段により、まず所望のブ
ロックを制御メモリとして使われる第１のバッファメモ
リへ、次いで所望のブロックとリンクしたもう一つのブ
ロックは第２のバッファメモリヘロードするようにし、
かつ第１のバッファメモリへのロードが完了した時点で
マイクロ命令を起動′し、マイクロ命令の実行と第２の
バッファメモリへのロードをオーバラップさせることで
、見掛は上このロード時間をゼロとすることにより、ブ
ロックロード時におけるオーバヘッドをなくし、また、
第２のバッファメモリに保持した命令を実行するときは
、レジスタへ読出すことにより処理性能の向上が図られ
る。
をリンク情報によりリンクさせておき、あるブロックの
ブロックロードを行うとき、確認手段、リンク情報手段
、レジスタおよびロード制御手段により、まず所望のブ
ロックを制御メモリとして使われる第１のバッファメモ
リへ、次いで所望のブロックとリンクしたもう一つのブ
ロックは第２のバッファメモリヘロードするようにし、
かつ第１のバッファメモリへのロードが完了した時点で
マイクロ命令を起動′し、マイクロ命令の実行と第２の
バッファメモリへのロードをオーバラップさせることで
、見掛は上このロード時間をゼロとすることにより、ブ
ロックロード時におけるオーバヘッドをなくし、また、
第２のバッファメモリに保持した命令を実行するときは
、レジスタへ読出すことにより処理性能の向上が図られ
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図である
。本実施例におけるマイクロプログラムは６５．５３６
ワードの容量からなり、そのマイクロ命令アドレスは１
６ビツトからなるものである。第１図おいて、レジスタ
１は１６ビツトのマイクロ命令アドレスを保持するため
のレジスタ、バッファメモリ２は、４．０９６ワードの
容量を有するメモリ、アドレスアレイ３は２５６個のエ
ントリを有するアドレスアレイである。バッファメモリ
２は１６ワードを一つのブロックとして２５６のブロッ
クに分割されており、各ブロックはアドレスアレイ３の
各エントリに対応している。バックアンプメモリ２には
レジスタ１のビット４〜１５がアドレス情報として与え
られ、アドレスアレイ３にはビット４〜１１がアドレス
情報として与えられている。アドレスアレイ３の各エン
トリには、対応するバッファメモリ２のブロック内に保
持されているマイクロ命令のマイクロ命令アドレスのビ
ットθ〜３が格納されている。比較器４はレジスタ１の
ビットθ〜３とアドレスアレイ３の出力とを比較し、レ
ジスタ１に保持されたマイクロ命令アドレスに対応する
マイクロ命令がバッファメモリ２に保持されているか否
かを検出する。大容量メモリ５は６５．５３６ワードの
マイクロプログラムを記憶する領域を含むものである。
。本実施例におけるマイクロプログラムは６５．５３６
ワードの容量からなり、そのマイクロ命令アドレスは１
６ビツトからなるものである。第１図おいて、レジスタ
１は１６ビツトのマイクロ命令アドレスを保持するため
のレジスタ、バッファメモリ２は、４．０９６ワードの
容量を有するメモリ、アドレスアレイ３は２５６個のエ
ントリを有するアドレスアレイである。バッファメモリ
２は１６ワードを一つのブロックとして２５６のブロッ
クに分割されており、各ブロックはアドレスアレイ３の
各エントリに対応している。バックアンプメモリ２には
レジスタ１のビット４〜１５がアドレス情報として与え
られ、アドレスアレイ３にはビット４〜１１がアドレス
情報として与えられている。アドレスアレイ３の各エン
トリには、対応するバッファメモリ２のブロック内に保
持されているマイクロ命令のマイクロ命令アドレスのビ
ットθ〜３が格納されている。比較器４はレジスタ１の
ビットθ〜３とアドレスアレイ３の出力とを比較し、レ
ジスタ１に保持されたマイクロ命令アドレスに対応する
マイクロ命令がバッファメモリ２に保持されているか否
かを検出する。大容量メモリ５は６５．５３６ワードの
マイクロプログラムを記憶する領域を含むものである。
この大容量メモリ５上に記憶されたマイクロプログラム
はそれぞれ１６ワードずつのマイクロ命令ブロックに分
割されてりおり、各ブロックは第２図に示すように、ロ
ード形態指定部と１６ワードのマイクロ命令部とからな
る。ロード形態指定部の詳細を第３図に示す。ロード形
態指定部は、リンクＶが「０」のときリンクすべきブロ
ックがないことを示し、ｒｌＪのときリンクすべきブロ
ックがあることを示す、リンクブロック指定は１６ビツ
トからなりリンクＶが「１」のとき当該ブロックとリン
クしたもう一つのブロックを指定する。マイクロ命令部
は１６ワードのマイクロ命令からなる。ロード制御回路
６は大容量メモリ５からバッファメモリ２へのマイクロ
命令のロード動作を上記ブロック単位に制御するもので
、大容量メモリ５上のロード対象ブロックのロード形態
指定部の内容により、一度に一つまたは二つのブロック
のロードを行う制御回路である。バッファメモリ７は１
６ワードの容量を有し、大容量メモ＋７５に比して十分
高速にアクセス可能なメモリであり、レジスタ１の容量
のビット１２−１５がアドレス情報として与えられてい
る。レジスタ８はバッファメモリ２または７から読出さ
れたマイクロ命令を選択して保持するレジスタである。
はそれぞれ１６ワードずつのマイクロ命令ブロックに分
割されてりおり、各ブロックは第２図に示すように、ロ
ード形態指定部と１６ワードのマイクロ命令部とからな
る。ロード形態指定部の詳細を第３図に示す。ロード形
態指定部は、リンクＶが「０」のときリンクすべきブロ
ックがないことを示し、ｒｌＪのときリンクすべきブロ
ックがあることを示す、リンクブロック指定は１６ビツ
トからなりリンクＶが「１」のとき当該ブロックとリン
クしたもう一つのブロックを指定する。マイクロ命令部
は１６ワードのマイクロ命令からなる。ロード制御回路
６は大容量メモリ５からバッファメモリ２へのマイクロ
命令のロード動作を上記ブロック単位に制御するもので
、大容量メモリ５上のロード対象ブロックのロード形態
指定部の内容により、一度に一つまたは二つのブロック
のロードを行う制御回路である。バッファメモリ７は１
６ワードの容量を有し、大容量メモ＋７５に比して十分
高速にアクセス可能なメモリであり、レジスタ１の容量
のビット１２−１５がアドレス情報として与えられてい
る。レジスタ８はバッファメモリ２または７から読出さ
れたマイクロ命令を選択して保持するレジスタである。
本発明の特徴は、レジスタ１．８、バッファメモリ２．
７、アドレスアレイ３およびロード制御回路６を設けた
ことにある。
７、アドレスアレイ３およびロード制御回路６を設けた
ことにある。
次に、順を追って本実施例の動作を説明する。
まず、レジスタ１にアドレスＡ （＝ ｒａｏ ａｔ
ａｔａｓ Ｊ 、ａｏ 、ａｌ 、ａｔ 、ａｍは各
々１６進数を表す。）がセットされると、バッファメモ
リ２にアドレスＡに対応するマイクロ命令のが保持され
ているかを調べるためにアドレスアレイ３が索引される
。アドレスアレイ３のｒａ＋ ａｔ Ｊ番地に「ａｏ
」が保持されていれば、比較器４は一致を検出し、レジ
スタ８にバッファメモリ２の「ａ。
ａｔａｓ Ｊ 、ａｏ 、ａｌ 、ａｔ 、ａｍは各
々１６進数を表す。）がセットされると、バッファメモ
リ２にアドレスＡに対応するマイクロ命令のが保持され
ているかを調べるためにアドレスアレイ３が索引される
。アドレスアレイ３のｒａ＋ ａｔ Ｊ番地に「ａｏ
」が保持されていれば、比較器４は一致を検出し、レジ
スタ８にバッファメモリ２の「ａ。
ａ、ａ、Ｊ番地の内容を読出し、これを実行するととも
に、次のマイクロ命令アドレスをレジスタ１にセットす
る。一方アドレスアレイ３の「ａＩａｚＪ番地に「ａｏ
」が保持されていない場合には、比較器４は不一致を検
出し、またロード制御回路６がレジスタ１のビットＯ〜
１１に保持された「ａｏ ａ、ａ２Ｊに対応するブロッ
クがバッファメモリ７上に保持されているかを調べる。
に、次のマイクロ命令アドレスをレジスタ１にセットす
る。一方アドレスアレイ３の「ａＩａｚＪ番地に「ａｏ
」が保持されていない場合には、比較器４は不一致を検
出し、またロード制御回路６がレジスタ１のビットＯ〜
１１に保持された「ａｏ ａ、ａ２Ｊに対応するブロッ
クがバッファメモリ７上に保持されているかを調べる。
保持されていればバッファメモリ７の「ａ、」番地の内
容がレジスタ８に読出され、これが実行されるとともに
次のマイクロ命令アドレスをレジスタ１にセットする。
容がレジスタ８に読出され、これが実行されるとともに
次のマイクロ命令アドレスをレジスタ１にセットする。
もし所望のブロックがバッファメモリ７上に保持されて
いなければ、ロード制御回路６はマイクロプログラムの
実行を停止させるとともに大容量メモリ５からの所望の
ブロックのロード動作を開始する。ロード動作は、まず
大容量メモリ５から所望のブロックのロード形態指定部
を読出し、これを解読するとともにマイクロ命令部を読
出し、バッファメモリ２のｒａ＋ ａｘ ＯＪ〜ｒａ＋
ａ、ＦＪ番地へ順次これを書込み、かつアドレスア
レイ３のｒａ＋ａｇＪ番地に「ａｏ」を書込む。ロード
形態指定部の解読の結果、当該指定部のリンクＶが「０
」ならばロードすべきブロックは一つのみと判断してロ
ード動作を終了し、アドレスアレイ３の新たなｒａ＋ａ
ｇＪ番地の内容は「ａｏ」であるので比較器４が一致を
検出して、レジスタ８に新たにバッファメモリ２の［ａ
Ｉａ２ ａ３Ｊ番地の内容を読出してこれを実行するた
めにマイクロプログラムを再開する。同時に次のマイク
ロ命令アドレスがレジスタ１にセットされる。ロード形
態指定部のリンクＶが逆に「１」であったならば、リン
クＶがｒＯＪの場合と同様の動作で新たにレジスタ８に
読出されたマイクロ命令から実行を再開するが、マイク
ロプログラムの実行と並行してロード動作は続けられ、
ロード形態指定部のリンクブロック指定Ｂ （＝ ｒｂ
ｏ ｂｔｂｚ ｂｓ Ｊ、ｂｏ、ｂ、、ｂ、 、ｂ、は
各々１６進数を表す。）で与えられるアドレスＢに対応
するブロックのマイクロ命令部を、大容量メモリ５から
読出しバッファメモリ７の「０」〜ｒＦＪ番地へ順次こ
れを書込む。バッファメモリ７へのロードが終了すると
、バッファメモリ７上にアドレスＢに対応するブロック
が保持されていることをロード制御回路６内に保持して
ロード動作を終了する。マイクロプログラムの実行が進
み、レジスタ１にアドレスＢがセットされると、アドレ
スアレイ３のｒｂ＋ｂｚＪｂｔには「ｂｏ」が保持され
ていないので比較器４は不一致を検出する。しかしこの
ときロード制御回路６はレジスタ１のビット０〜１１に
保持されたｒｂｏ ｂ＋ ｂｔ Ｊに対応するブロック
がバッファメモリ７上に保持されていると判断するので
、バッファメモリ７の「ｂ、」番地の内容がレジスタ８
に読出されマイクロプログラムは停止することなくその
実行を続ける。
いなければ、ロード制御回路６はマイクロプログラムの
実行を停止させるとともに大容量メモリ５からの所望の
ブロックのロード動作を開始する。ロード動作は、まず
大容量メモリ５から所望のブロックのロード形態指定部
を読出し、これを解読するとともにマイクロ命令部を読
出し、バッファメモリ２のｒａ＋ ａｘ ＯＪ〜ｒａ＋
ａ、ＦＪ番地へ順次これを書込み、かつアドレスア
レイ３のｒａ＋ａｇＪ番地に「ａｏ」を書込む。ロード
形態指定部の解読の結果、当該指定部のリンクＶが「０
」ならばロードすべきブロックは一つのみと判断してロ
ード動作を終了し、アドレスアレイ３の新たなｒａ＋ａ
ｇＪ番地の内容は「ａｏ」であるので比較器４が一致を
検出して、レジスタ８に新たにバッファメモリ２の［ａ
Ｉａ２ ａ３Ｊ番地の内容を読出してこれを実行するた
めにマイクロプログラムを再開する。同時に次のマイク
ロ命令アドレスがレジスタ１にセットされる。ロード形
態指定部のリンクＶが逆に「１」であったならば、リン
クＶがｒＯＪの場合と同様の動作で新たにレジスタ８に
読出されたマイクロ命令から実行を再開するが、マイク
ロプログラムの実行と並行してロード動作は続けられ、
ロード形態指定部のリンクブロック指定Ｂ （＝ ｒｂ
ｏ ｂｔｂｚ ｂｓ Ｊ、ｂｏ、ｂ、、ｂ、 、ｂ、は
各々１６進数を表す。）で与えられるアドレスＢに対応
するブロックのマイクロ命令部を、大容量メモリ５から
読出しバッファメモリ７の「０」〜ｒＦＪ番地へ順次こ
れを書込む。バッファメモリ７へのロードが終了すると
、バッファメモリ７上にアドレスＢに対応するブロック
が保持されていることをロード制御回路６内に保持して
ロード動作を終了する。マイクロプログラムの実行が進
み、レジスタ１にアドレスＢがセットされると、アドレ
スアレイ３のｒｂ＋ｂｚＪｂｔには「ｂｏ」が保持され
ていないので比較器４は不一致を検出する。しかしこの
ときロード制御回路６はレジスタ１のビット０〜１１に
保持されたｒｂｏ ｂ＋ ｂｔ Ｊに対応するブロック
がバッファメモリ７上に保持されていると判断するので
、バッファメモリ７の「ｂ、」番地の内容がレジスタ８
に読出されマイクロプログラムは停止することなくその
実行を続ける。
上記のように互いに関連した二つのマイクロ命令ブロッ
クをリンク情報でリンクさせておき、あるブロックのブ
ロックロードを行うときに、まず所望のブロックを制御
メモリとして使われる第１のバッファメモリ２へ、次い
で所望のブロックとリンクしたもう一つのブロックは第
２のバッファメモリフヘロードするようにし、かつ第１
のバッファメモリ２へのロードが完了した時点でマイク
ロ命令を起動し、マイクロ命令の実行と第２のバッファ
メモリ７へのロードとをオーバラップさせることで見掛
は上このロード時間をゼロとし、第２のバッファメモリ
７に保持されたマイクロ命令が所望されたときこれを直
接マイクロ命令レジスタへ読出すようにすることが可能
である。
クをリンク情報でリンクさせておき、あるブロックのブ
ロックロードを行うときに、まず所望のブロックを制御
メモリとして使われる第１のバッファメモリ２へ、次い
で所望のブロックとリンクしたもう一つのブロックは第
２のバッファメモリフヘロードするようにし、かつ第１
のバッファメモリ２へのロードが完了した時点でマイク
ロ命令を起動し、マイクロ命令の実行と第２のバッファ
メモリ７へのロードとをオーバラップさせることで見掛
は上このロード時間をゼロとし、第２のバッファメモリ
７に保持されたマイクロ命令が所望されたときこれを直
接マイクロ命令レジスタへ読出すようにすることが可能
である。
以上説明したように本発明によれば、上記の手段により
、マイクロ命令のブロックロード時関連するもう一つの
ブロックを先取りすることにより、ブロックロード時に
おいてかかるオーバヘッドをなくし、処理性能を大幅に
向上できる効果が得られる。
、マイクロ命令のブロックロード時関連するもう一つの
ブロックを先取りすることにより、ブロックロード時に
おいてかかるオーバヘッドをなくし、処理性能を大幅に
向上できる効果が得られる。
第１図は本発明の一実施例を示すブロック構成図。
第２図は第１図の大容量メモリに記憶されたマイクロプ
ログラムの１ブロック構成図。 第３図は第２図のロード形態指定部の説明図。 １．８・・・レジスタ、２．７・・・バッファメモリ、
３・・・アドレスアレイ、４・・・比較器、５・・・大
容量メモリ、６・・・ロード制御回路。 実施例全体図 冗 １ 図 マイクロプログラムの１ブロック構成図ロード形態指定
部説明図 第 ３ 図
ログラムの１ブロック構成図。 第３図は第２図のロード形態指定部の説明図。 １．８・・・レジスタ、２．７・・・バッファメモリ、
３・・・アドレスアレイ、４・・・比較器、５・・・大
容量メモリ、６・・・ロード制御回路。 実施例全体図 冗 １ 図 マイクロプログラムの１ブロック構成図ロード形態指定
部説明図 第 ３ 図
Claims (1)
- （１）マイクロプログラムが記憶された大容量メモリか
らバッファメモリにロードしたマイクロプログラムの一
部を上記バッファメモリ上で実行するマイクロプログラ
ム制御装置において、 上記バッファメモリが、マイクロプログラムの一部をブ
ロック単位に保持する複数のブロックからなる第１のバ
ッファメモリと、１ブロック分のマイクロ命令を保持す
る第２のバッファメモリとからなり、 上記第１のバッファメモリ上に所望のマイクロ命令が保
持されているかを確認する手段と、上記大容量メモリ上
の上記マイクロプログラムの各ブロックに対応し各ブロ
ックが関連した別のブロックを指示するためのリンク情
報を与える手段と、 上記第１および第２のバッファから読出されたマイクロ
命令を保持するレジスタと、 上記第１のバッファメモリ上に所望のマイクロ命令が保
持されていないとき、この所望のマイクロ命令を含むブ
ロックを上記大容量メモリから上記第１のバッファメモ
リへロードする制御手段と、上記リンク情報で指示され
るもう一つのブロックを上記大容量メモリから上記第２
のバッファメモリへロードする制御手段と、これを上記
レジスタへ読出す制御手段とを 備えたことを特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147746A JPS629437A (ja) | 1985-07-05 | 1985-07-05 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147746A JPS629437A (ja) | 1985-07-05 | 1985-07-05 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629437A true JPS629437A (ja) | 1987-01-17 |
Family
ID=15437204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60147746A Pending JPS629437A (ja) | 1985-07-05 | 1985-07-05 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6474893B1 (en) | 1998-12-18 | 2002-11-05 | Mitsubishi Pencil Kabushiki Kaisha | Writing instrument having excellent cap-off performance |
| US7712884B2 (en) * | 2005-10-11 | 2010-05-11 | Silverbrook Research Pty Ltd | High density thermal ink jet printhead |
-
1985
- 1985-07-05 JP JP60147746A patent/JPS629437A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6474893B1 (en) | 1998-12-18 | 2002-11-05 | Mitsubishi Pencil Kabushiki Kaisha | Writing instrument having excellent cap-off performance |
| US7712884B2 (en) * | 2005-10-11 | 2010-05-11 | Silverbrook Research Pty Ltd | High density thermal ink jet printhead |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59117666A (ja) | ベクトル処理装置 | |
| JPH0248931B2 (ja) | ||
| JPS63226732A (ja) | シーケンサ回路 | |
| KR920004279B1 (ko) | 포인터레지스터를 구비한 마이크로프로세서 | |
| JPH0298707A (ja) | プログラマブルコントローラ | |
| JPS629437A (ja) | マイクロプログラム制御装置 | |
| JPS63197232A (ja) | マイクロプロセツサ | |
| JPS629436A (ja) | マイクロプログラム制御装置 | |
| JPS60195661A (ja) | デ−タ処理システム | |
| JPH0258646B2 (ja) | ||
| JPH02109128A (ja) | コンピュータシステム | |
| JPS6260032A (ja) | バツフアメモリ方式のマイクロプログラム制御装置 | |
| JPS61838A (ja) | マイクロプログラム制御装置 | |
| JPS61194566A (ja) | ベクトルデ−タ参照制御方式 | |
| JPS59106047A (ja) | マイクロコンピユ−タ | |
| JPS6028014B2 (ja) | マイクロプロセツサ | |
| JPS5972545A (ja) | マイクロプログラム制御システム | |
| JPS6049347B2 (ja) | メモリ・アクセス方式 | |
| JPS6393046A (ja) | マイクロプログラム制御装置 | |
| JPS61260340A (ja) | ブロツク転送制御部 | |
| JPH0447343B2 (ja) | ||
| JPH01175053A (ja) | セグメンテーション方式のデータ処理装置 | |
| JPH04138554A (ja) | 並列型ディジタル信号処理装置 | |
| JPS61188630A (ja) | 引数チエツク方式 | |
| JPH0390944A (ja) | キャッシュ制御方式 |